Устройство для ортогонального преобразования цифровых сигналов по уолшу-адамару

 

1. УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО УОЛШУ АДАМАРУ, содержащее последовательно соединенные блоки преобразования по Уолшу-Адамару по основанию два и блок управления, причем информационный вход первого блока преобразования по Уолшу-Адамару по основанию два является входом устройства, выходы первой группы блока управления подключены к управляюц№1м входам соответствукнцих блоков преобразования по Уолшу-Адамару по основанию два, отличающееся тем, что, с целью расширения функциональных возможностей устройства, состоящего в преобразовании по Уолшу-Адамару при объеме выборки N 10 где m,n,1 неотрицательные целые числа, оно содержит п последовательно соединенных блоков преобразования по Уол-шу-Адамару по основанию шесть и k последовательно соединенных блоков преобразования по Уолшу-Адамару по основанию десять, причем выход т-го блока преобразования по Уолшу-Адамару по основанию два подключен к ниформационному входу первого блока преобразования по Уолшу-Адамару по основанию шесть, выход блока преобразования по Уолшу-Адамару по основанию шесть подключен к информационному входу первого блока преобразования по Уолшу-Адамару по основанию десять, выход k -го блока преобразования по Уолшу-Адамару по основанию десять является выходом устройства, первый выход первой группы блока управления подключен к управляющему входу первой группы каждого из блоков преобразования по. Уолшу-Адамару по основанию шесть и десять,выходы (т+О-й группы блока § управления ( i 1, .. ., п ) подключены (Л к соответствуюш 1м управляющим входам второй группы i-ro блока преобразования по Уолшу-Адамару по основанию шесть, выходы п- -1+ й группы блока управления ( j 1, . .., fc. ) подключены к соответствующим управляющим входам второй группы j-ro блока преобразования по Уолшу-Адамару по основанию со десять. 00 2. Устройство по п. 1, отличающееся тем, что блок преобразования по Уолшу-Адамару по осел нованию два состоит из двух последовательно соединенных элементов задержки, коммутатора и арифметического узла, причем вход первого зле мента задержки и управлякнций вход коммутатора являются информационным и управляющим входами блока соответственно , входы и выходы элементов задержки подключены к информационным входам коммутатора, выход кото рого подключен к входу арифметичес

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3(50 G 06 F 15/332

ГОСУДАРСТВЕННЫЙ HOMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTMA г"

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 3

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3380294/18-24 (22) 07.01.82 (46) 15 .Об .84. Бюл . № 22 (/2) С.С.Агаян и A.Â.Ìåëêóìÿí (71) Ереванский политехнический институт им. К.Маркса (53) 681.3 (088.8) (56) 1. Патент США ¹ 3742201, кл . G Об F 15/34, l973.

2. Авторское свидетельство СССР № 555404, кл. G 06 F 15/20, 1975 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ

СИГНАЛОВ ПО УОЛШУ АДАМАРУ, содержащее последовательно соединенные блоки преобразования по Уолшу-Адамару по основанию два и блок управления, причем информационный вход первого блока преобразования по Уолшу-Адамару по основанию два является входом устройства, выходы первой группы блока управления подключены к управляющим входам соответствующих блоков преобразования по Уолшу-Адамару по основанию два, о т л и ч аю щ е е с я тем, что, с целью расширения функциональных возможностей. устройства, состоящего в преобразовании по Уолшу-Адамару при объеме выборки N = 2 6" ° 1О, где rn, п,%— неотрицательные целые числа, оно содержит и последовательно соединенных блоков преобразования по Уол-- шу-Адамару по основанию шесть и последовательно соединенных блоков преобразования по Уолшу-Адамару по основанию десять, причем выход tn-ro блока преобразования bio Уолшу-Адама= ру по основанию два подключен к инÄÄSUÄÄ 1098005 A формационному входу первого блока преобразования по Уолшу-Адамару по основанию шесть, выход ь -ro блока преобразования по Уолшу-Адамару по основанию шесть подключен к информационному входу первого блока преобразования по Уолшу-Адамару по основанию десять, выход 1с -го блока преобразования по Уолшу-Адамару по основанию десять является выходом устройства, первый выход первой группы блока управления подключен к управляющему входу первой группы каждого из блоков преобразования по Уолшу-Адамару по основанию шесть и десять, выходы (1 +1)-й группы блока управления (1 = 1,..., и ) подключены к соответствующим управляющим входам второй группы i--ro блока преобразо— вания по Уолшу †Адама по основанию шесть, выходы(п+1+ j)a группы блока управления (j = 1, ° ° ., 1с ) подключены к соответствующим управляющим входам второй группы j-го блока преобразования по Уолшу-Адамару по основанию десять .

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок преобразования по Уолшу-Адамару по основанию два состоит из двух последовательно соединенных элементов задержки, коммутатора и арифметического узла, причем вход первого элемента задержки и управляющий вход коммутатора являются информационным и управляющим входами блока соответственно, входы и выходы элементов задержки подключены к информационным входам коммутатора, выход кото рого подключен к входу арифметичес1098005 кого узла, выход которого являетс:я выходом блока.

3. Устройство по п.1 о т л и ч а-" ю щ e e o я тем, что блок преобразования по Уолшу-Адамару по основанию шесть содержит десять последовательно соединенных элементов задерж ки первой группы, элементы задержки второй группы,,четыре коммутатора, три арифметических узла и сумматор, гричем вход первого элемента задержки первой группы является информа— ционным входом блока, вход и выход первого элемента задержки первой группы, а также выходы третьего, четвертого, шестого, седьмого, девятого и десятого элементов задержки первой группы подключены к информационным входам первого коммутатора, выход которого подключен к входу первого арифметического узла, выходы второго, пятого и восьмого элементов .задержки первой группы подключены к информационным входам второго коммутатора, выход которого подключен к входу второго арифметического узла, дополнительные выходы третьего, четвертого, шестого и седьмого элементов задержки первой группы подключены к информационным входам третьего коммутатора, выход которого подключен к входу третьего арифметического узла, выход которого подключен к первому информацианнагу входу четвертого коммутатора и через элемент задержки второй группы к втopому информационному входу четвертого коммутатора, выходы первого и второго арифметических узлов и выход четвертого коммутатора подключены к входам сумматора, выход которого является выходом блока, управляющий вход четвертога коммутатора является управляющим входом первой группы блока, управляющие входы первого, второго и третьего коммутаторов являются управляющими входами второй группы блока, 4. Устройство по п. 1, о т л v ч а ю щ е е с я тем, что блок преобразования по Уолшу-Адамару по основанию десять содержит восемнадцать последовательно соединенных элементов задержки первой группы, элемент задержки второй группы, четыре коммутатора, три арифметических узла и сумматор, причем вход первого элемента задержки первой группы является информационным входом блока, вход и выход первого элемента задержки первой группы, а также выходы второго, третьего, пятого, шестого, седьмого, восьмого, десятого, одиннадцатоГЬ, дзенадцатого, тринадцатого пятнадцатогс, шестнадцатого„ семнад— цатого и восемнадцатого элементов задержки первой группы подключены к информационным входам первого комму— татара, выход которого подключен к входу первого арифметического узла, выход которого подключен к первому информационному входу второго комму— татара и через элемент задержки вто = рой группы к второму информационному

HX0 jI V ВТОРОГО KOMMУ тат оса > ДОПОГHII тельные выхоцы пятого, десятого и пятнадцатог0 элс.ментов задержки первой группы падключеIII к инфармациан ным входам трстьегo коммутатора, выход которого подключен к вхсду вто— рого арифметического узна, дополни— тельнo:å выходы шестого, седьмого, ьОсьмОГО,цевнтОГo, ОдиннадцатОГО, двенадцатого, тринадиатаго .: -IezI!рнадцатого элементов задержки первой

ГРVDГГЫ ПО!rк IЮЧЕНЫ К ИЕИ« ООМаЦИО1IНЬсч входам четвертого коммутатора, выход которого EIop Këþ -IeII к входу третьего арифметическог0 узла, выходы втсрогÎ и третьего арифметических узлов, а также выход Второго коммутатора подключены к входам сумматора, выход которого является выходом блока, управляющий вход второго коммутатора является управляюшим входом первой группы бло-ra, управляющие входы первога, третье "0 и четзертого

109800 первого формирователя импульсов, выход L -ro делителя частоты на шесть попключен к вхопч +1 -ro формирователя импульсов, выход F -го (p =

1,..., 1с-1) делителя частоты на десять подключен к входу и+1+ 3 -го формирователя импульсов, выход задаю5 щего генератора и выходы делителей частоты на два, кроме м -ro делителя частоты на два, образуют первую группу выходов блока, выходы q -го (с =

1,..., n + k) формирователя импульсов являются выходами (,+1) — и группы блока.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения устройств цифровой фильтрации, обработки и передачи изображений, 5 распознавания образов,. основанных на алгоритме быстрого преобразования Уолша-Адамара, когда объем вход— ной выборки N = po 6 10, где po = и 1

2,4, 8, 12, 16, 20,..., 100, а 10 н и % — любые натуральные числа.

Известно устройство выполняющее ортогональное преобразование УолшаАдамара для выборок объемом N=2, содержащее три канала единичного пре- 15 образования, которые соединены последовательно и обеспечивают на выходе третьего канала получение коэффициентов преобразования по Уолшу-Адамару от последовательности, составленной 20 из восьми значений 1 ).

Наиболее близким к предлагаемому является устройство для ортогонального преобразования цифровых сигналов на Уолшу-Адамару, содержащее после- 25

f довательно соединенные блоки преобразования по Уолшу-Адамару по основанию два и блок управления (2).

Однако известные устройства невозможно применить для решения за- Зб дач обработки информации в тех случаях, когда объем входной выборки отличен от 2 .

Целью изобретения является расширение функциональных возможностей устройства, состоящее в преобразовании по Уолшу-Адамару при объеме выборки 2 6 " 10, где m и, %—

% неотрицательные целые числа °

Поставленная цель достигается 4О тем, что устройство для ортогонального преобразования цифровых сигналов по Уолшу-Адамару, содержащее последо.вательно соединенные блоки преобразования по Уолшу-Адамару по основанию два и блок управления, причем информационный вход первого блока преобра зова ния по Уолшу-Адамару по ос но ванию два является входом устройства, выходы первой группы блока управления подключены к управляющим входам соответствующих блоков преобразования по Уолшу-Адамару по основанию два, содержит и последовательно соединен— ных блоков преобразования по Уолшу—

Удамару по основанию шесть и k последовательно соединенных блоков преобразования по Уолшу--Адамару по основанию десять, причем выход e -ro блока преобразования по Уолшу-Адамару по основанию два подключен к информационному входу первого блока преобразования по Уолшу-Адамару по основанию шесть, выход и -го блока преобразования по Уолшу-Адамару по основанию шесть подключен к информа— ционному входу первого блока преоб— разования по Уолшу-Адамару по основанию десять, выход k-го блока пре= образования по Уолшу-Адамару по ос— нованию десять является выходом устройства, первый выход первой группы блока управления подключен к управляющему входу первой группы каждого из блоков преобразования по УолшуАдамару по основанию шесть и десять, выходы (i+1)-й группы блока управления (i = 1,..., и ) подключены к соответствующим управляющим входам второй группы i-ro блока преобразо— вания по Уолшу-Адамару по основанию шесть, выходы (и +1+ j )-й группы блока управления (j 1,..., %) подключены к соответствующим управляю— щим входам второй группы )-го блока преобразования по Уолшу-Адамару по основанию десять. э оэяооз -4

Блок преобразования по УолшуАдамару по основанию десять содержит восемнадцать последовательно соединенных элементов задержки первой группы, элемент задержки второй группы, четъц)е коммутатора, три арифметических узла и сумматор, причем вход первого элемента задержки первой группы является информационtO ным входом блока, вход и выход первого элемента задержки первой группы, а также выходы второго, третьего, пятого, шестого, седьмого восьмого, десятого, одиннадцатого, двенадцатого, тринадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого элементов задержки первой группы подключены к информационным входам первого коммутатора, выход которого подключен ко входу первого арифметического узла, выход которого подключен к первому информационному входу второго коммутатора и через элемент задержки второй группы — ко второму информационному входу второго коммутатора, дополнительные выходы пятого, десятого и пятнадцатого элементов задержки первой группы подключены к информационным входам третьего коммутатора, выход которого подключен ко входу второго арифметического узла, дополнительные выходы шестого, седьмого, восьмого, девятого, одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов задержки первой группы подключены к информационным

Входам четвертого коммутатора, выход которого подключен ко входу третьего арифметического узла, выходы второго и третьего арифметических узлов, а также въкод второго коммутатора подключены ко входам сумматора, выход которого является выходом блока, управляющий вход второго коммутатора является управляющим входом первой группы блока, управляющие входы перaoro третьего и четвертого коммутаторов являются управляющими входами второй группы блока.

Блок преобразования по Уолшу-Адамару по основанию два состоит из двух последовательно соединенных элементов задержки, коммутатора и арифме— тического узла, причем вход первого элемента задержки и управляющий вход коммутатора являются информационным и управляющим входами блока соответственно, входы и выходы элементов задержки подключены к информационным входам коммутатора, выход которого подключен ко входу арифметического узла, выход которого является выходом блока .

f5

Блок преобразования по Уолшу-Адамар у по ос нова нию шес ть с одержит десять последовательно соединенных элементов задержки первой группы, элементы задержки второй группы, че- о тыре коммутатора, три арифметических узла и сумматор, причем вход первого элемента задержки первой группы является информационным входом блока, вход и выход первого элемента задерж- 25 ки первой группы, а также выходы третьего, четвертого, шестого, седьмого, девятого и десятого элементов задержки первой группы подключены к информационным входам первого коммута ЗО тора, выход которого подключен к входу первого арифметического узла, выходы ВТОРОГО, ПятОГО И ВОСЬМОГО элементов задержки первой группы подключены к информационным входам второго коммутатора, выход которого подклю. чен ко входу второго арифметического узла, дополнительные выходы третьего, четвертого, шестого и седьмого элементов задержки первой группы подключены к информационным входам треть

40 его коммутатора, выход которого подключен ко входу третьего арифметического узла, выход которого подключен к первому информационному входу четвертого коммутатора и через эле45 мент задержки второй группы - ко второму информационному входу четвертого коммутатора, выходы первого и второго арифметических узлов и выход четвертого коммутатора подключены ко

50 входам сумматора, выход которого является выходом блока, управляющий вход четвертого коммутатора является управляющим входом первой группы блока, управляющие входы первого, второго и третьего коммутаторов являются управляющими входами второй

Группы блока.

Блок управления содержит задающий генератор, последовательно соединенных делителей частоты на два, последовательно соединенных делителей частоты на шесть, %-1 последовательно соединенных делителей час- " тоты на десять и л формирователей импульсов, прнчем выход задающего ге1098005 нератора подключен ко входу первого делителя частоты на два, выход tn -ro делителя частоты на два подключен ко входу первого делителя частоты на шесть, выход П -ro делителя частоты на шесть подключен ко входу первого делителя частоты на десять, выход

v-ro делителя частоты на два подключен ко входу первого формирователя импульсов, выход 1-го делителя час- 10 таты на шесть подключен ко входу

1+1 -ro формирователя импульсов, выход В-ro (Р = 1,..., 1с-1) делителя частоты на десять подключен ко входу n+1+ 7 -го формирователя им- 15 пульсов, выход задающего генератора и выходы делителей частоты на два, кроме -ro делителя частоты на два, образуют первую группу выходов блока, выходы с -го (Q. = 1,..., hi k ) фор- 20 мирователя импульсов являются выхо- . дами (с +1)-й группы блока управления.

На фиг. 1 представлена функциональная схема устройства ортогонального 25 преобразования цифровых сигналов по

Уолшу-Адамару; на фиг.2-4 — функциональные схемы блоков преобразования по Уолшу-Адамару над основанием шесть, десять и два соответственно; на фиг. 5 — функциональная схема блока управления для случая rn = l ° п = 2, 1c= 2; на фиг. 6 — временная диаграмма для входного и трех выходных сигналов формирователя импульс ов; 35 на фиг. 7 — график последовательности вычислений для порядка М = 2-6 .

Устройство содержит m последовательно соединенных блоков 1 преобразования по Уолшу-Адамару по основанию 40 два, и последовательно соединенных блокоч, 2 преобразования по УолшуАдамару по основанию шесть, k последовательно соединенных блоков 3 преобразования по Уолшу-Адамару по основанию десять, блок управления 4, информационные входы 5 и выходы 6 блоков преобразования по Уолшу-Адамару, вход 7 и выход 8 устройства.

Влок преобразования по УолшуАдамару по основанию шесть содержит элементы задержки 9„- 9„, 10 коммутаторы 11„ — 11 арифметические узлы 12, — 12з, сумматор 13, информационный вход 14, управляющие входы

15„- 15+, выход 16.

Блок преобразования по Уолшу-Адамару по основанию десять содержит элемента1 задержки 17„ — 17, 18, коммутаторы 19. — 19, арифметические У узлы 20 - 20>, сумматоР 21, информационный вход 22, управляющие входы 23) 23, выход 24.

Блок преобразования по Уолшу-Адамару по основанию два содержит элементы задержки 25„ — 25, коммутатор

26, арифметический узел 27, и 1формационный вход 28, управляющий вход 29 и выход 30.

Блок управления содержит задающий генератор 31, делитель частоты на два 32, делителя частоты на шесть 33 и 34, делитель частоты на десять 35, формирователи импульсов

36-39, группы выходов 40-52.

Задающий генератор 31 и делители частоты 32-35 задают частоту переключений в блоках преобразования

1 — 3, воздействуя на их управляющие входы. Частота переключений в последующих блоках преобразования должна уменьшаться в число раз, равное основанию предыдущего канала.

Так, для случая, соответствующего фиг ° 5, выход 40 блока 4 управления подключается ко входу 29 блока преобразования по основанию 2, группа выходов 4 1 — 43 в порядке убывания частоты подключается ко входам 15

11

152, 15 первого блока преобразования по основанию шесть, и т.д., группа выходов 50 — 52 в порядке убывания,частоты — ко входам 23 23

233 второго блока преобразования по основанию десять. Кроме того, при всяких значениях ю, n, k выход задающего генератора 31 подключается к. Управлякицим входам 15< всех блоков преобразования по основанию шесть и к управляющим входам 23 всех бло4 ков преобразования по основанию десять.

Задержка сигналов на элементах задержки должна быть пропорциональной частоте переключений в соответствующих блоках преобразования. В качестве элементов задержки можно использовать регистры сдвига соответствующей разрядности. В этом случае основным выходом элемента задержки служит выход последнего разряда, а в качестве дополнительного выхода используется выход предпоследнего разряда регистра сдвига.

Арифметические узлы в блоках преобразования выполняют операции сложения или вычитания пар операндов, 109800S поступающих на их суммирующие или вычитающие входы.

Устройство рассчитано на естественный порядок входных данных, результаты вычислений также получаются в естественном порядке, удобном для обратного преобразования.

В соответствии с использованием алгоритмом над входной выборкой данных, представляемой вектором(К ) размера М, производится следующее преобразование

О О О

0 О О

0 О О

Определим понятие т -оператора, переводящего строки a1i а>9 аЗУ А49 а,...а матрицы (А на матрицу т (А) !

5 следующйм образом (Е 3 = (f 3(А) f F ) — полученное преобразование ! А) — N iV матрица Адамара. а1 а2

3 а

5 а

-а

1 а

-а

3 аь

Построение БПА (быстрого преобразования Адамара) над входными массивами размера М = ро 6" 101 основано на разработанном авторами рекурентном методе построения матриц

Адамара порядков N = р а 6 10 (Po k

2,4,8,12,16,20,...,100), в частности po = 2 ), (А) у (4) аь

h-1

В блоке преобразования по основанию шесть (фиг, 2) оператор у реализуется с помощью элемента задержки 10 на два такта и коммутатор 1!4 .

Числа, поступающие на второй вход коммутатора, появляются на его выходе с измененным знаком. Аналогичную роль в блоке преобразования по основанию десять (фиг. 3) выполняют элемент задержки 18 и коммутатор 194.

В соответствии с (4) Пусть Х и Y — матрицы, которые для преобразований по основаниям p = 6 и р = 10 будут иметь следующий вид.+1 О

О +1

О О

+1 — 1 — 1 +1 — 1 — 1

-1 -1

+1 — 1

-1 +!

ΠΠ— 1 О

0 -1

О +1

О =1

+1 — 1 — 1 — 1 О

+1 О

Х

Ь н = хен„+ т(дн„ (5) и "Ь-1

Ь-1 ,о,является матрицей Адамара порядка в .

Здесь ® — прямое (кронекеровское! произведение матриц ж„-, р — порядок матрицы Адамара; (2) Π— 1 — 1 Π— 1 Π— 1 Π— 1 — 1 0 О

О О О О

ΠΠΠ— 1

О О 0-1

О О

О О

О О

-1 — 1

О -1

-1 О р — основание преобразования, равное 6 или 10; матрица Н,„ = g Н „

tl-1 и-1

Для практической реализации устройства БПА преобразование $F) t.f )/A) для построенных матриц Адамара на

- i-vox этапе преобразования будет иметь вид (для основания р = 6) XÜ,f1,- + Y; f, .-1 (e) гпе (З) Х< f " ХЬ+ХЬ) 1-1=Х Ь -„+Х f. „(7) +1 -1 — 1 +1 — 1 -1

-1

-1 -1

+1

О О

О +1

О О

О О

-1

-l

+1 -1

-1 +1

-1 -1

О О

+1 О

О О

О +1

О О

-1+1 О

-1 О +1

-1 ΠΠ— 1 О О

+!

0 -1+!

0+1+1

0 +I -1

О +1 +1

+1 +1 +!

О О

О О

+1 0

О +1

О 0

+1 +1

-1 +1

+! +!

+1 -1

+! +!

О

О

О

+1

+1

+!

+1

+1

О О

О О

О О

О О

О О

О +1

+1 0 — +1 — 1 — 1

+1 -1

О 0 О

ΠΠΠ— 1 +1

+1 — 1 — 1

О +1 -1

+1 0+1 — 1+1 О

О -1

+1 — 1

+1 +1 — 1 +1

О О

О О

О О

О О

О О

+1 +1 -1 — 1 +! +!

Π-1 +1 — 1 Π— 1

+! — 1 О

О О О

О О О

О О О

О О О О О О!

1098005 ((1.! ((3}

f + Е

3(«i

+ ((5! ((e!

t(41 f(e1

+ Е ((4! ((5) (5! Е (6! (41 (б ( (4 ) (51

f (21+ f (3!

f (3! (1) (2} (4) (51

Е

f (4)

f (5)

f (6) tf

;Х f,.„=

XI f°.

6 1 (8,9, 101

Матрица

+1 G О +1

О+1 О О

О О+1 О

+1 О О -1

0+1 О О

О О+1 О

Х представлена в виде

О 0 и

О О 0

О О О

0 -1 -1

0 -1

-1 О

0 -1 -1

-1 Π— 1 — ) 1 О

О 0 О

О О О

0 О О

Х,-Х,+Х,=

Для основания р=10 преобразование Адамара(1) íà i -òîì этапе будет иметь вид

Остается в силе так(ке выражение (7)

Матрицы Х и Х для p = 10 имеют вид

+1 0 О О

9+1 О О

О 0+1 О

О О О+1

О 0 О О

+1 О О О

Î+1 О О

О О+1 О

-0 О О +1

0 О О О

О -1

-1 Π— 1 -1

-1 -1

-1

0 0

О О

О О

G 0

О О

-1 -1

-1 -1

О -1

-1 Π— 1 -1

О 0

О О

О О

О О

О О

О+1 0 0

О 0+1 0

G О 0+1

О О О О

+1 О 0 О

0-100

О 0-1 0

О О 0-1

О О О О

+1 О О О

t }(ХО Х10 ХЖ

Используя (12), получаем для p=)0 (з1 (3) (2) (2!

Е (2! (а)

Е (т! (т 1» (т} (5!

f(51

Е (5)

Е (5}

f ia} (1a}

Е (1ol . (1о) . (1о)

f (Ъ) I

Х f

1О ((Х1о Е(1 (13, 14) ((т) ((а1 t(91 f(1o}

-Е +Е + Е -Е ((6) ((а ) ((91 ((1о) (Е((61 Еf(т!» Е((914Е((1о) +,((о)+Е((т} f t«} ((1о}

Е((Ь)+Е((т)+ Е((а) f ((9) +-l(1) Е((3) ЕГ(4)+Е((51

f l(t l ft(9} Е ((4) f 1(5) »f l(3l+f!(2)4 Е((4! Е((51

»Е(((}Е((2!+ f f(3)+f ((5) +Е(((1 Е((2) Е(«14Е l(4) X Е.(1о )-1

f (2!

Е (1

f(4)+

f (5!

f (1} (2) Е (31

Е (4) (5) (11, (21, Е (3)

Е(1) (21 (31 (ь}. (т l

f (а) (9) (1о (6) Е (т) Е (аl (91 (1о) О О

+1 0

О +1

О О

-1 О

0 -1

О О

О О

G G

+1 О

О +1

О О

О О

О О

-1 О

0 -1

+ (21

f (11 (1}

f (11

f (11+

-f (e}

Е(4) (41+

Е(4)4

Е (3) (3}

f (91

Е (9)»

f (91

481 (91

-1 О О 0 0 О

-1 О О О 0 О

О О 0 О 0

-1 О О О О О

О 0 О 0 О О

О 0 +1 +1 +! +1

0 +1 0 +1 +1 +1

О +1 +1 О +1 +1

О +1 +1 +1 О +1

0 +1 +1 +1 +1 О

10.=

»».1 1: »1

»:

Ра — С-..iQ р-, ° -„«»» 0-» -ъ»-"»и -»т ТО >ь(т В дп

0D Го -.-н.)3"-.1 07 О преобоазования пор,:.1л):, - 1 } ..: 7 .";3ц=. . - -1! ", атом с)), IЯB ус ройство сдср —,у.;, ) . i: — »шов и;- е;-!„-.; а *-., )Вд н»»я ) .. два,. два 1!.—:Ок. —:.::, . еобр-.= зо анин HO э-:н)1.»-1 1).О основанию десять.

3 =. -, »=!»».-л. 1», »Е» ОПИ)().. ». . З) ЯЫ) Р а 1ХС 1 !3 0.)

:),а,)»;Я (По !i! Ова(И а ШЕ) 1»-, 1 Ч).) J)0 72К !3

".б т . " ;; =-:- " „:азрядон ре

Г)аю!» на второй блок преобразования, где производится преобразование по зснзвани10 шесть (шеститочное пэеоб 3B.зОВакие) В сООТВетствии с форму лой (6), где Г и j — Выходные вект о ri

)а оответственно первого и ВТОросо зло".OB преобразования, а

3 третьем блоке прсобразования юо-:=-всдится преобразование по ос но ванжо десят; (десятиточечное преоб*азоваНИЕ»- Б СООТВЕТСТВИИ С фОР»»»)У

8 четвертОМ и нятОи ОЛОках про)язво дятся преобр830вания coOTBFTcTBBHHo

-о -основаниям шесть H десять и:

;}! О,-г»;л ).»,.:

Где ? 1-, )r. -, =" 3 и 4 — Выходнь)е

2 .3. К ГOPB СOÎ .! ВЕ ) С ТВЕННО BTOPOÃO > TPPTb ГО четвертОГО и пЯтОГО блОкОВ п»е 36 0 B 3 Охания.

1}реимуществом гредлагаемого устр )IIOTÂз явля тся Возможность в)>)пол .Нен).)я:)реoбразования со смешанным ос—

y g,i }0к

}:)» *) опоже," — "ие JIÎKÎB с различ— ;ьми основаниями можно комбинировать

В л шб 01„1;Ор с ir

Для Выполнения обратного 1>ПА используется "= же устройство без

Ir-ii,1ЕЧЕНИй .

1098005

<оееоо

1098005 аиаб