Многоканальное устройство для автоматического контроля микропроцессоров

 

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ МИКРОПРОЦЕССОРОВ , содержащее блок управления и канал контроля, состоящий из селектора адреса, блока сравнения, эталонного микропроцессора, блока индикации, блока формирователей импульсов , генератора импульсов, блока памяти и дешифратора состояний выводов , отличающееся тем, что, с целью повьпиения производительности , в него введены N--1 каналов контроля, а в каждый канал контроля введены блок регистровой памяти, схема сравнения, элемент ИЛИ, триггер готовности, коммутатор и селектор , причем в каждом канале контроля разрядные выходы коммутатора соединены соответственно с первым входом триггера готовности, первым входом схемы сравнения, информационньп входом блока памяти и управляющим входом генератора импульсов, выход которого соединен с тактовым входом блока формирователей импульсов, информационный вход которого соединен с выходом блока памяти, а первьй и второй выходы подключены соответственно к входам контролируемого и эталонного микропроцессоров,, вьгходы которых подключены соответственно к первому и второму входам блока сравнения, выход эталонного микропроцессора соединен через блок регистродой памяти с первым входом блока индикации, второй вход которого соединен с информационным выходом блока сравнения, выход эталонного микропроцессора соединен с вторым входом схемы сравнения, через дешифратор состояний выводов - с разрешающим входом блока формирователей импульсов, а через селектор адреса с адресным входом блока памяти, вы (Л С ход схемы сравнения соединен с первым входом элемента ИЛИ, выход которого соединен с вторым входом триггера готовности, выход которого соеS динен с входами готовности блока формирователей импульсов и коммутатора, выход несовпадения блока сравнения соединен с вторым входом элемента ИЛИ и через коммутатор с входом неисправ ности блока управления, вход готовности которого соединен с соответстСП вующим в1-кодом коммутатора, входы сброса блока сравнения, блока регистсо ровой памяти и третий вход элемента ИЛИ образуют вход сброса устройства , информационный вход коммутатора каждого канала контроля соединен с первым выходом блока управления, второй выход которого через селектор соединен с управляющим входом коммутатора , причем блок управления содержит блок постоянной памяти, регистр, группу элементов ИШ1, группу многоразрядных ключей,группу счетчиков.

СОЮЗ C08ETCHhX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК зим С 06 Г 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ вым входом элемента ИЛИ, выход которого соединен с вторым входом триггера готовности, выход которого соединен с входами готовности блока формирователей импульсов и коммутатора, выход несовпадения блока сравнения. соединен с вторым входом элемента ИЛИ и через коммутатор с входом неисправности блока управления, вход готовности которого соединен с соответствующим выходом коммутатора, входы сброса блока сравнения, блока регистровой памяти и третий вход элемента ИЛИ образуют вход сброса устройства,информационный вход коммутатора каждого канала контроля соединен с

3> первым выходом блока управления, второй выход которого через селектор соединен с управляющим входом коммутатора, причем блок управления содержит блок постоянной памяти, регистр, группу элементов ИЛИ, группу многоразрядных ключей, группу счетчиков, ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3462697/18-24 (22) 05.07.82 (46) 23.07.84. Бюл. 11 27 (72) Ю.Н.Захаров, И.И.Ковбанюк, В.В.Проценко, Я.В.Середа и И.К.Фролов (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

N 553618, кл. G 06 F 11/00, 1968.

2. Авторское свидетельство СССР

Р 798841, кл. С 06 Р 11/00, 1978 (прототип). (54)(57) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО

ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ МИКРОПРОЦЕССОРОВ, содержащее блок управления и канал контроля, состоящий из селектора адреса, блока сравнения, эталонного микропроцессора, блока индикации, блока формирователей импульсов, генератора импульсов, блока памяти и дешифратора состояний выводов, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, в него введены N-1 каналов контроля, а в каждый канал контроля введены блок регистровой памяти, схема сравнения, элемент ИЛИ, триг- . гер готовности, коммутатор и селектор, причем в каждом канале контроля разрядные выходы коммутатора соединены соответственно с первым входом триггера готовности, первым входом схемы сравнения, информационным входом блока памяти и управляющим входом генератора импульсов, выход которого соединен с тактовым входом блока формирователей импульсов, информационный вход которого соединен с выходом блока памяти, а первый и второй выходы подключены соответSU, 1» 04519 А ственно к входам контролируемого и эталонного микропроцессоров,. выходы которых подключены соответственно к первому и второму входам блока сравнения, выход эталонного микропроцессора соединен через блок регистроВОй памяти с первым входом блока индикации, второй вход которого соединен с информационным выходом блока сравнения, выход эталонного микропроцессора соединен с вторым входом схемы сравнения, через дешифратор состояний выводсв — с разрешающим входом блока формирователей импульсов, а через селектор адреса— с адресным входом блока памяти, выход схемы сравнения соединен с пер1104 5 19

Изобретение относится к цифровой вычислительной технике, в частности к средствам контроля и поиска неисправности в устройствах, например в микропроцессорах. 5

Известно устройство, содержащее блок управления, эталонный и контролируемый блоки, блок сравнения и блок индикации (1 ).

Недостатком его является отсутст- !О вне возможности контроля дискретных объектов с двунаправленными шинами.

Наиболее близким к изобретению по технической сущности является устройство для автоматического конт- !5 роля больших интегральных схем, содержащее блок управления и пост контроля, включающий селектор адреса, блок сравнения, эталонный и контролируемый блоки, блок индикации, фор- 20 .мирователь входных сигналов, генератор, блок памяти и дешифратор состояния выводов эталонного блока f2 j.

Недостатками известного устройства являются ограниченная производи- 25 тельность и невысокие диагностичес2

Поставленная цель достигается тем, что в многоканальное устройство для автоматического контроля микропроцессоров, содержащее блок управления и канал контроля, состоящий из селектора адреса, блока сравнения, эталонного микропроцессора, блока индикации, блока формирователей импульсов, генератора импульсов, блока памяти и дешифратора состояний выводов, введены N 1 каналов контроля, а в каждый канал контроля ввецены блок регистровой памяти, схема сравнения, элемент ИЛИ, триггер готовности, коммутатор и селектор, причем в каждом канале контроля разрядные выходы коммутатора соединены соответственно с первым входом триггера готовности, первым входом схемы сравнения, информационным входом блока памяти и управляющим входом генератора импульсов, выход которого соединен с тактовым входом блока формирователей импульсов, информационный вход которого соединен с выходом блока памяти, а первый и второй выходы подключены соответственно к входам контролируемого и эталонного микропроцессоров, выходы

1 (с l t t I . с1)и) о! и 3 (я)п1) Ix K)!è÷()I 1 )lRf

i и ) п I .. мс птов И, два элемента ИЛИ ппп 1пс меH1а И,генератор тактов, < четник пдрсса и дешифратор, причем выход Г дока постоянной памяти через региг тр соедипен с первым выходом блока управпения, а группа адресных входов — с выходами элементов ИЛИ групньi,âõîäb) каждого из которых сое— пиненч с выходами одноименнных многоразрядных ключей группы, входы которых соединены с выходами соответствующих счетчиков группы. первые и вторые вхопы которых соединены соотнетственно с выходами одноразрядных ключей группы и выходами элементов И первой группы, первые входы которых объединены и являются входом неисправности блока управления, первые входы элементов И второй группы объединены и являются входом гото»нос.тг! блока управления, вторые входы кие возможности.

Цель изобретения — повышение производительности. элементов И первой и второй групп соединены с соответствующими выходами дешифратора, а выходы — соответственно с входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого элемента И, выход которого соединен с первым вхо.дом второго элемента И, второй вход и вьгход которого соединены соответственно с первым выходом генератора тактов и входом счетчика адреса, выход которого соединен с входом дешифратора и является вторым выходом блока управления, второй и третий выходы генератора тактов соединены соответственно с управляющим входом регистра и первыми входами одноразрядных ключей группы, вторые входы которых и вторые входы многоразрядных ключей группы соединены с выходами элементов И второй группы.

1104519

45 которых пс цключены соответственно к первому и второму входам блока сравнения, выход эталонного микропроцессора соединен через блок регистровой памяти с первым входом блока 5 индикации, второй вход которого соединен с информационным выходом блока сравнения, выход эталонного микропроцессора соединен с вторым входом схемы сравнения, через дешифратор состояний выводов — с разрешающим входом блока формирователей импульсов, а через селектор адреса — с адресным входом блока памяти, выход схемы сравнения соединен с первым 15 входом элемента ИЛИ, выход которого соединен с вторым входом триггера готовности, выход которого соединен с входами готовности блока формирователей импульсов и комму гатора, вы- 20 ход несовпадения блока сравнения соединен с вторым входом элемента ИЛИ и через коммутатор с входом неисправности блока управления, вход готовности которого соединен с соответст- 25 вующим выхолом коммутатора, входы сброса блока сравнения, блока регистровой памяти и третий вход элемента ИЛИ образуют вход сброса устройства, информационный вход коммутато- 30 ра каждого канала контроля соединен с первым выходом блока управления, второй выход которого через селектор соединен с управляющим входом коммутатора, причем блок управления

35 содержит блок постоянной памяти, регистр, группу элементов ИЛИ, группу многоразрядных ключей, группу счетчиков, группу одноразрядных ключей, две группы элементов И, два элемента ИЛИ, два элемента И, генератор тактов, счетчик адреса и дешифратор, причем выход блока постоянной памяти через регистр соединен с первым выходом блока управления, а группа адресных входов — с выходами элементов ИЛИ группы, входы каждого из которых соедине ны с выходами одноименных многоразрядных ключей группы, входы которых соединены с выходами соответствующих счетчиков группы, первые и вторые входы которых соединены соответствен. но с выходами одноразрядных ключей группы и выходами элементов И первой

r.ðóïïû, первые входы которьм объединены и являются входом неисправности блока управ:1ения, первые входы элементов И второй группы объединены и являются входом готовности блок управления, вторые входы элементов И первой и второй групп соедин. с соответствующими выходами дешифратора, а выходы — соответственно с входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с первым выходом генератора тактов и входом счетчика адреса, выход которого соединен с входом дешифратора и является вторым выходом блока управления, второй и третий выходы генератора тактов соединены соответственно с управляющим входом регистра и первыми входами одноразрядных ключей группы, вторые входы которых и вторые входы многоразрядных ключей группы соединены с выходами элементов И второй группы.

На фиг. 1 изображена схема устройства; на фиг. 2 — схема блока управления.

Устройство содержит блок 1 управления, канал 2 контроля, коммутатор 3, селектор 4, блок 5 памяти, контролируемый микропроцессор 6, эталонный микропроцессор 7, блок 8 сравнения, блок 9 индикации, блок 10 регистровой памяти, селектор 11 адреса, дешифратор 12 состояния выводов, схему 13 сравнения, элемент ИЛИ 14, триггер 15 готовности, блок 16 формирователей импульсов, генератор 17, блок 18 постоянной памяти, регистр 19, группу 20 элементов ИЛИ, элементы ИЛИ 21, группу 22 многоразрядных ключей 23, группу 24 счетчиков 25, группу 26 одноразрядных ключей 27, первую группу 28 и вторую группу 29 элементов И 30, элементы ИЛИ 31 и 32, элементы И 33 и 34, генератор 35 тактов, счетчик 36 адреса, дешифратор 37, вход 38 неисправности, вход 39 готовности.

Устройство обеспечивает контроль микропроцессоров на детерминированных тестах, задаваемых в виде программно-реализуемого алгоритма с помощью тест-программы, которая хранится в блоке 18 и по частям по мере его выполнения .перегружается в режиме прямого доступа в блок 5.

Выходные сигналы микропроцессоров

1104519 поступают в блок 8 сравнения, оценивающего правильность функционирования контролируемого микропроцессора в каждом канале контроля.

Устройство работает следующим об- 5 разом.

Импульсы генератора 35 через элемент 34 поступают,на тактовый вход счетчика 36, выходные сигналы которого сканируют селекторы 4 каждого. канала контроля. При определенной ла гической комбинации на входе срабатывает селектор 4, и коммутатор 3 переходит в состояние, при котором устанавливается прямая связь между соответствующими разрядами регистра 19 и информационным входом блока 5, первым информационным входом схемы 13 сравнения, входом тригге- гО ра 15, входом блока 8 и входом неисправности 38 и выходом триггера 15 и вхОдОм 39 гОтОВНОсти а

На входах 38 и 39 возможны четыре комбинации Исправно-готово, Неис- 25 правно-готово","Исправно-не готово

"Неисправно-не готово".

В первом случае счетчик 36 фиксирует свое состояние на опрашиваемом канале контроля, и происходит процесс р контроля соответствующего микропроцессора.

В трех других случаях счетчик 36 переходит к опросу следующего канала 2 контроля. Если при опросе канала контроля обнаружена неисправность, то сигнал на выходе соответствующего элемента И 30 сбрасывает соответствующий счетчик 2S в исходное состояние, 40

Логическое несравнение информации на выходах контролируемого и эталонного микропроцессоров фиксируется блоком 8 сравнения, информация с кото рого поступает в блок 9 индикации и на вход элемента ИЛИ 14, а также через коммутатор 3 на вход 38 неисправности блока 1. При этом триггер готовности устанавливается в состояние Готово", остаНавливая работу микропроцессоров.

В процессе работы канала контроля в блок 10 периодически записываются коды г>пераций выполняемых команд, поэтому при обнаружении несравнения фиксируется и индицируется блоком 9 команда, вызвавшая появление ошибки.

Дешифратор 12 в каждом такте контроля выявляет те выводы, которые являются источниками и блокирует соответствующие выходы формирователя 16 (переводит их в высокоимпедансное состояние), чем исключается шунтирование двунаправленных выводов микропроцессоров, когда они работают как источники.

Выполнение тест-программы заканчивается либо при обнаружении несовпадения выходных сигналов микропроцессоров блоком 8 сравнения, либо после выполнения последнего фрагмента, последней командой которого является команда останова.

После подключения к ка"-..лу 2 контроля нового контролируемого микропроцессора оператор формирует сигнал сброса, по которому в исходное состояние сбрасываются блоки регистровой памяти 10 и сравнения 8, триггер 15 устанавливается в состояние "Готово", т.е. при опросе канала контроля на

его входах 38 и 39 будет действовать комбинация сигналов "Исправно-готово" т.е. произойдет программирование и з» пуск первого фрагмента и т.д.

Изобретение позволяет повысить производительность устройства контроля.

1 !04519

ФигЛ

1 J(! 4 519

Составитель И.Хаэова

Редактор Р.Цицика Техред Л.Коцвбннк,Корректор И.Муска

Заказ 5262/36 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,Москва, Ж-35, Раушская наб., д, 4/5

Филиал ГЧП "Патент", r.Óæãoðoä, ул.Проектная, 4