Буферное запоминающее устройство

 

1. БУФЕРНОЕ ЗАПОМИНАЩЕЕ УСТРОЙСТВО, содержащее элементы И с первого по пятый, первый и второй элементы ИЛИ, адресный блок, выход которого соединен с первым входом блока сравнения, и накопитель, первый выход которого подключен к первому входу пятого элемента И, причем первые входы второго и третьего элементов И объединены и являются-первым управляющим входом устройства, вторым, третьим и четвертым управляющими входами которого являются соответственно второй вход пятого элемента И, первый вход четвертого элемента И и первый вход первого элемента И, причем информационныгл входом и выходом устройства является второй вход второго элемента И, отличающееся тем, что, с целью расширения области применения устройства путем обеспечения передачи информации в прямой и обратном направлениях , введены регистры, блок управления , коммутатор, шестой и седьмой элементы И, причем первый и второй входы блока управления соединены соответственно с первым входом второго элемента И и с первым входом седьмого и вторым входом пятого элементов И, третий вход блока управления является пятым управляющим входом устройства , шестым и седьмым управляющим входом которого являются соответстветственно четвертый и пятый входы блока управления, шестой вход которого и первый вход шестого элемента И объединены и являются восьмым управляющим входом устройства, седьмой вход блока управления соединен с первым входом четвертого элемента И, а восьмой вход подключен к выходу блока сравнения и первому входу адрес ного блока, второй вход которого соединен с выходом первого элемента И, а выход - с адресным входом накопителя , первый и второй выходы блока управления подключены к управляющим входам первого и второго регистров соответственно, выходы которых соеди-т нены с информационными входами накопителя , а входы - соответственно с выходами первого и второго элементов ИЛИ, первые входы которых подключены (Л соответственно к выходам второго и с: третьего элементов И, а вторые входы соединены с выходсм шестого элемента И, третий и четвертый выходы блока управления подключены к управляющим входам коммутатора, выход которого соединен с вторым входом четвертого элемента И, а первый и второй входы соединены соответственно с первым выходом накопителя и с вторым выходом накопителя и вторым входсяи седьмого элемента И, пятый выход блока управления подключен к второму входу первого элемента И, выход пятого элесо мента И соединен с вторым входом второго элементаИ, второй вход треть его элемента И и выход седьмого элемента И объединены и являются вторым информационным входом и выходом устройства , адресным входом которого является второй вход блока сравнения/ а третьим информационным входом и выходом устройства являются объединенные второй вход шестого и выход четвертого элементов И. 2. Устройство поп. 1, отличающееся тем, что блок управления содержит элементы И с восьмого

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) а) 3(5 ) 6 11 С 11/00 ю

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТ0РСНОМУ СВИДЕТЕЛЬСТВУ

I аде

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3579833/18-24 (22) 15.04.83 (46) 07.08.84. Бюл. Р 29 (72) В.В.Панасенко, A.П.Бойко и В. М. Гаврик (53) 681. 327(088. 8) (56) 1 ° Авторское свидетельство СССР

Р 743031, кл. G 11 С 11/00, 1978.

2. Авторское свидетельство СССР

М 583476, кл. G 11 С 11/00, 1980 (прототип ) . (54)(57) 1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО, содержащее элементы И с первого по пятый, первый и второй элементы ИЛИ, адресный блок, выход которого соединен с первым входом блока сравнения, и накопитель, первый выход которого подключен к первому входу пятого элемента И, причем первые входы второго и третьего элементов И объединены и являются первым управляющим входом устройства, вторым, третьим и четнертым управляющими входами которого являются соответственно второй вход пятого элемента И, первый вход четвертого элемента И и первый вход первого элемента

И, причем информационным входом и выходом устройства является второй вход второго элемента И, о т л ич а ю щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения передачи информации в прямом и обратном направлениях, введены регистры, блок управления, коммутатор, шестой и седьмой элементы И, причем первый и второй входы блока управления соединены соответственно с первым нходом второго элемента И и с первым входом седьмого и вторым входсм пятого элементов

И, третий вход блока управления является пятым управляющим нходсм устройства, шестым и седьмым управляющим входом которого являются соответстветственно четвертый и пятый входы блока управления, шестой вход которого и первый вход шестого элемента И объединены и являются восьмым управляющим входом устройства, седьмой вход блока управления соединен с первым входом четвертого элемента И, а восьмой вход подключен к выходу блока сравнения и первому входу адресного блока, нторой вход которого соединен с выходом первого элемента И, а выход — с адресным входом накопителя, первый и второй выходы блока управления подключены к управляющим входам первого и второго регистров соответственно, выходы которых соеди-. нены с информационными входами накопителя, а входы — соответственно с выходами первого и второго элементов

ИЛИ, первые нходы которых подключены ф/ соответственно к выходам второго и третьего элементов И, а вторые входы соединены с выходом шестого элемента И, третий и четвертый выходы блокад управления подключены к управляющим входам коммутатора, выход которого соединен с вторым входом четнертого элемента И, а первый и второй входы соединены соответственно с первым выходом накопителя и с вторым выходом накопителя и вторым входом седьмогО элемента И, пятый выход блока управления подключен к второму входу первого элемента И, выход пятого элемента И соединен с вторым входом второго элемента И, второй вход треть его элемента И и выход седьмого элемента И объединены и являются вторым информационным входом и выходом устройства, адресным входом которого является второй вход блока сравнения, а третьим информационным входом и выходом устройства являются объединенные второй вход шестого и выход четвертого элементов И.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит элементы И с восьмого

1107173 по двенадцатый, элемент НЕ и элементы ИЛИ с третьего по пятый, причем первые входы третьего и пятого элем -.«roa IIJIH и восьмого элемента И являются соответственно входами с первого по третий блока, первые входы четвертого элемента ИЛИ, девятого и одиннадцатого элементов И .объединены и являются четвертым входом блока, второй вход четвертого элемента ИЛИ соединен с первыми входами десятого и двенадцатого элементов И и является пятым входом блока, шестым входом которого является второй вход третьего элемента ИЛИ, седьмым входом — объединенные вторые входы пятого элеменИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении буферных запоминающих устройств каналов и устройств обмена. 5

Известно буферное запоминающее устройство, содержащее накопитель, дешифратор адреса, датчики кода адреса коммутатор, элементы НЕ, коммутатор схем выделения сигналов, элементы ИЛИ, делители частоты и схемы формирования контрольных символов L1 j.

Недостатком этого устройства является невозможность передачи информации в двух направлениях. 15

Наиболее близким техническим реше нием к изобретению является буферное запоминающее устройство, содержащее накопитель, два элемента ИЛИ, блок сравнения, блок формирования адреса, первый элемент И, первую и вторую группы элементов И, причем один из выходов накопителя соединен с одним иэ входов второго элемента второй группы И, а вторые входы первого и второго элементов этой группы соединены с управляющими шинами считывания, выход первого элемента второй группы И соединен с выходной шиной, первые входы первого и второго элементов первой группы И соединены с управляющей шиной записи,.а второй вход первого элемента — с выходной шиной, йходная шина смены адреса соединена с одним из входов первого эле" мента И, выход. блока формирования 35 адреса — с одним из входов схемы сравнения (23.

Недостатком известного устройства является то, что для передачи информационного кода в двух направлениях используются отдельно вход и отдельно выход, что не позволяет согласота ИЛИ, одиннадцатого и двенадцатого элементов И, а восьмым входом — вход элемента НЕ, вторые входы девятого и десятого элементов И подключены к вы- ° ходу третьего элемента ИЛИ и третьему входу пятого элемента ИЛИ, выходы четвертого и пятого элементов ИЛИ соединены с вторым и третьим входами восьмого элемента И, четвертый вход которого подключен к выходу элемента НЕ, и третьим входом элементов И с девятого по двенадцатый, выходы которых и выход восьмого элемента И являются соответственно выходами с первого по пятый блока. вать работу двух устройств с различной шириной информационного кода, т. е. отсутствует возможность параллельно-последовательного и последователь но-параллель ного преобраз ования информации и воэможность управлять разрядностью и количеством информационного кода, что ограничивает область применения устройства.

Целью изобретения является расширение области применения устройства путем обеспечения передачи информации в прямом и в обратном направлениях.

Поставленная цель достигается тем, что в буферное запоминающее устройство, содержащее элементы И с первого по пятый, первый и второй элементы ИЛИ, адресный блок, выход которого соединен с первым входом блока сравнения, и накопитель, первый выход которого подключен к первому входу пятого элемента И, причем первые входы второго и третьего элементов И объединены и являются первым управляющим входом устройства, вторым, третьим и четвертым управляющими входами которого являются соответственно второй вход пятого элемента И, первый вход четвертого элемента И и первый вход первого элемента И, первым информационным входом и выходом устройства является второй вход второго элемента И, введены регистры, блок управления, коммутатор, шестой и седьмой элементы И, причем первый и второй входы блока управления соединены соответственно с первым входом второго элемента И и с первым входом седьмого и вторым входом пятого элементов И, третий вход блока управления является пятыч управляющим входом устройства, шестым и седьмым управляющими входами которого являются

1107173 соответственно четнертый и пятый входы блока управления, шестой вход ко торого и первый вход шестого элемента И объединены и являются восьмым управляющим входом устройства, седьмой вход блока управления соединен с первым входом четвертого элемента И, а восьмой вход подключен к выходу блока сравнения и первому входу адресного блока, второй вход которого соединен с выходом первого элемента И, а выход — с адресным входом накопителя, перный и второй выходы блока управления подключены к управляющим входам первого и второго регистров соответственно, выходы которых соединены с информационными входами накопителя, а входы — соответственно с выходами первого и второго элемен-. тов ИЛИ, первые входы которых подключены соответстненно к выходам второго и третьего элементов И, а вторые входы соединены с выходом шестого эле мента И, третий и четвертый выходы . блока управления подключены к управляющим входам коммутатора, выход которого соединен с вторым входом четвертого элемента И, а первый и второй входы соединены соответственно с пер-. вым выходом накопителя и с вторым выходом накопителя, и вторым входом седьмого элемента И, пятый выход блока управления подключен к второму входу первого элемента И, выход пятоГо элемента И соединен с вторым входом второго элемента И, второй вход третьего элемента И и выход седьмого элемента И объединены и являются вторым информационным входом и выходом устройства, адресным входом которого является второй вход блока сравнения, а третьим информационным входом и выходом устройства являются объединенные второй вход шестого и выход четвертого элементов И.

При этом блок управления содержит элементы И с восьмого по двенадцатый, элемент НЕ и элементы ИЛИ с третьего по пятый, причем первые нходы третьего и пятого элементов ИЛИ и восьмого элемента И являются соответственно входами с первого по третий блока, первые входы четвертого элемента ИЛИ, девятого и одиннадцатого элементов И объединены и являются четвертым входом блока, второй вход четвертого элемента ИЛИ соединен. с первыми входами десятого и двенадцатого элементов И и является пятым входом блока, шестым входом которого янляется второй вход третьего элемен та ИЛИ, седьмым входом — объединенные вторые входы пятого элемента ИЛИ, одиннадцатого и двенадцатого элементов И, а восьмым входом — вход элемента НЕ, вторые входы девятого и десятого элементов И подключены к выходу третьего элемента ИЛИ и третьS (o ему входу пятого элемента ИЛИ, нчходы четвертого и пятого элементов ИЛИ соединены с вторым и третьим входами восьмого элемента Н, четвертый вход которого подключен к выходу элемента

НЕ, и третьим входом элементов И с девятого по двенадцатый, выходы которых и выход восьмого элемента И являГ тся соответственно выходами с перого по пятый блока.

На фиг. 1 показана функциональная схема предложенного устройства. на фиг. 2 — функциональная схема блока управления.

Предложенное устройство содержит

15 накопитель 1, блок 2 управления, ад..ресный блок 3, блок 4 сравнения перг

1 I вый э и второй 5 регистры, коммутатор 7, первый элемент И 8, гервый 9 и второй 10 элементы ИЛИ, элементы

И 11-16 с второго по cezp;MoA, первый

17, второй 18 и третий 19 информационные входы и выходы, управляющие входы 20-25 с первого по шестой, адресный вход 26, седьмой 27 и восьмой

28 управляющие входы устройства.

Блок управления содержит третий

29 и четвертый 30 элементы ИЛИ, восьмой элемент И 31, элемент HE 32, элементы И 33-36 с девятого по двенадцатый и пятый элемент ИЛИ 37.

Устройство работает следующим образом.

Ввод информации, поступающей на входы 17-19 в накопитель 1, осуществ ляется через элементы И 11,12 и 15, элементы ИЛИ 9 и 10 и регистры 5 и б.

Вывод информации из накопителя 1 осуществляется через коммутатор 7 и элементы И 13, 14 и 16 на выходы

17-19.

Ввод (вывод ) информации в (из } накопитель 1 осуществляется по адресам, которые вырабатываются блоком 3. При наличии сигнала обращения на входе 24, 45 блок 2 вырабатывает сигнал управления, поступающий на один из входов элемента И 8, второй вход которого соединен с входом 23, предназначенным для смены адреса, а выход — с

50 одним из входов блока 3. Блок 4 обеспечивает сравнение внутреннего адреса, вырабатываемого блоком 3, и внешнего адреса, поступающего с входа

26, и установку блока 3 в исходное состояние, управляя количеством записанного (считанного ) информационного кода.

При поступлении сигнала кода управления на входы 25 и 27 блок 2 вырабатывает управляющие сигналы,по-

60 ступающие на входы регистров 5 и б, обеспечивая управление разрядностью параллельного информационного кода, поступающего на входы и выходы 17 и 18, и последовательного информационного кода, поступающего с входа

1107173 и выхода 19, а также обеспечивая Управление коммутатором 7 по параллельно-последовательному преобразованию считываемой на вход и выход 19 информации.

Последовательность ввода и вывода информации из накопителя 1 определяется управляющими сигналами на входах 20, 28, 21 и 22, которые формируются в зависимости or режима работы устройства. 1О

При работе в режиме параллельного обмена информация может поступать и выдаваться на информационные входы и выходы 17 и 18. При этом на вход 23 поступает сигнал, обеспечи- 15 вающий считывание выдаваемой информации, по адресу, формируемому бло-: ком 3, и ее вывод производится на входы и выходы 17 и 18, а запись с этих входов и выходов обеспечива- gQ ется при поступлении сигнала на вход 20.

При работе в режиме последовательного обмена информация может поступать и выдаваться на вход и выход 19.25

При этом на вход 22 поступает сигнал, обеспечивающий считывание выдаваемой информации по адресу, формируемому блоком 3, и ее вывод производится на вход и выход 19, а запись с входа 19 щ обеспечивается при поступлении сигнала на вход 28.

Устройство позволяет производить запись информации в режиме параллельного обмена и считывание этой инфор- 5 мации в режиме последовательного обмена или запись информации в режиме параллельного обмена.

Запись { считывание ) в режимах параллельного обмена и последовательного обмена начинается по сигналу смены адреса, поступающего на вход

23, только после подачи сигнала обращения на вход 24. В режйме параллельного обмена последующая запись (считывание)информации производится только по сигналу, поступающему на вход 23. В режиме последовательного обмена запись (считывание ) информации по следующему адресу производится только после поступления очередного сигнала обращения на вход 24.

Предложенное буферное запоминающее устройство может использоваться в стратстопных синхронных системах передачй (приема) информации и в случае, когда информация передается с магистральных двухнаправленных шин с различной шириной информационного кода и промежуточным хранением в памяти. При этом сокращается количество оборудования за счет более эффективного использования накопителя 1, уменьшается потребляемая мощность устройства и затраты на его изготовление. Это достигается путем совмещения функций параллельно-последовательного (последовательно-параллельного ) преобразования и управления разрядностью параллельного кода в одном устройстве.

Технико-экономическое преимущество предложенного устройства заключается в более широкой по сравнению с известным устройством области применения.

РО 2f

Составитель Т.Зайцева

Редактор А.Ыишки .а Техред Л.Коцюбняк Корректор В.Петраш

Заказ 5764/37 Тираж 575 Подписное

ВНИИПИ Государственного ксиитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рашуская наб., д 4/5

Филиал ППП -"Патент", г.ужгород, ул.Проектная, 4