Ячейка памяти

 

ЯЧЕЙКА ПАМЯТИ, содержащая элемент запрета, первый и второй входы которого являются соответственно управляющим входом и входом запрета ячейки, а выход соединен с первым пассивным элементом на первом резисторе и входом первого инвертора , выход которого соединен через первый шунтирующий элемент с шиной питания, накопительный элемент на трансформаторе, конец первичной обмотки которого соединен с выходом первого инвертора, а начало первичной обмотки и конец вторичной обмотки соединены соответственно с вторым и третьим пассивными элементами на втором и третьем резисторах, вторые выводы которых соединены с шиной питания, второй инвертор , вход которого подключен к точке соединения начала первичной обмотки трансформатора и второго резистора, вь1ход второго инвертора через второй шунтирующий элемент соединен с шиной питания и непосредственно соединен с вторым выводом первого резистора, отличающаяся тем, что, с целью упрошения ячейки памяти, она содержит второй накопительный элемент на конденсаторе , одна обкладка которого подключена к входу первого инвертора, а вторая соединена с общей шиной, начало вторичной обмотки трансформатор соединено с выхо (О дом второго.инвертора. со сд to 4 00

„„SU„„1095243

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН зад G 11 G !9/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

+ут

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3540525/18-24 (22) 11.01.83 (46) 30.05.84. Бюл. № 20 (72) А. М. Пужай и В. М. Морозов (53) 681.327.6 (088.8)

I (56) 1. «Электроника», 1977, № 7, с. 59 — 60.

2, Авторское свидетельство СССР по заявке № 3429532/18-24, кл. G 11 С 19/14, 1982 (прототип), (54) (57) ЯЧЕЛКА ПАМЯТИ, содержащая элемент запрета, первый и второй входы которого являются соответственно управляю- щим входом и входом запрета ячейки, а выход соединен с первым пассивным элементом на первом резисторе и входом первого инвертора, выход которого соединен через первый шунтирующий элемент с шиной питания, накопительный элемент на трансформаторе, конец первичной обмотки которого соединен с выходом первого инвертора, а начало первичной обмотки и конец вторичной обмотки соединены соответственно с вторым и третьим пассивными элементами на втором и третьем резисторах, вторые выводы которых соединены с шиной питания, второй инвертор, вход которого подключен к точке соединения начала первичной обмотки трансI форматора и второго резистора, выход второго инвертора через второй шунтирующий элемент соединен с шиной питания и непосредственно соединен с вторым выводом первого резистора, отличающаяся тем, что, с целью упрощения ячейки памяти, она содержит второй накопительный элемент на койденсаторе, одна обкладка которого подключена к входу первого инвертора, а вторая соединена с общей шиной, начало вторичной обмотки трансформатора соединено с выходом второго инвертора.

1095243

Изобретение относится к импульсной технике и может быть применено в вычислительной технике в качестве ячейки регистровой памяти и в счетных устройствах, сохраняющих информацию при перерывах питания.

Известна ячейка памяти, содержащая четыре элемента И-НЕ, накопительный элемент на трансформаторах, четыре пассивных элемента на резисторах и два шунтирующих элемента на диодах (1).

Недостатками известной ячейки являются значительные габариты вследствие наличия четырех элементов И-НЕ и низкая помехоустойчивости.

Наиболее близкой по технической сущности к предлагаемому устройству является ячейка памяти, содержащая элемент запрета, первый и второй входы которого являются соответственно управляющим входом и входом запрета ячейки, два накопительных элемента на трансформаторах, два шунтирующих элемента, два инвертора и четыре пассивных элемента на резисторах, из которых первый пассивный элемент соединен с выходом элемента запрета и входом первого инвертора. Выход первого инвертора через первый шунтирующий элемент соединен с шиной питания и концом первичной обмотки трансформатора, а начало первичной обмотки трансформатора и конец вторичной обмотки соединены соответственно со вторым и третьим пассивными элементами на втором и третьем резисторах, вторые выводы которых соединены с шиной питания, вход второго инвертора подключен к точке соединения начала первичной обмотки трансформатора и второго резистора, а выход через второй шунтирующий элемент соединен с шиной питания и непосредственно — со вторым выводом первого резистора (2).

Недостатками данной ячейки памяти являются сложность и трудоемкость ее изготовления вследствие выполнения накопительных элементов на трансформаторах.

Целью изобретения является упрощение ячейки памяти.

Поставленная цель достигается тем, что в ячейке памяти, содержащей элемент запрета, первый и второй входы которого являются соответственно управляющим входом и входом запрета ячейки, а выход соединен с первым пассивным элементом на первом резисторе и входом первого инвертора, выход которого соединен через первый шунтирующий элемент с шиной питания, накопительный элемент на трансформаторе, конец первичной обмотки которого соединен с выходом первого инвертора, а начало первичной обмотки и конец вторичной обмотки соединены соответственно со вторым и третьим пассивными элементами на втором и третьем резисторах, вторые выводы которых соединены с шиной питания, второй инвертор, вход которого подключен к точке сое15

4О

55 динения начала первичной обмотки трансформатора и второго резистора, выход вто.рого инвертора через второй шунтирующий элемент соединен с шиной питания и непосредственно соединен со вторым выводом первого резистора, второй накопительный элемент выполнен на конденсаторе, одна обкладка которого подключена ко входу первого инвертора, а вторая соединена с общей шиной, начало вторичной обмотки трансформатора соединено с выходом второго инвертора.

На чертеже представлена электрическая схема предложенной ячейки памяти.

Ячейка памяти содержит элемент запрета 1, инверторы 2 и 3, накопительный элемент на трансформаторе 4, два шунтирующих элемента на диодах 5,и 6, накопительный элемент на конденсаторе 7., три пассивных элемента на резисторах 8 — 10, управляющий вход 11 и вход запрета 12. Первый и второй входы элемента запрета 1 являются соответственно управляющим входом 11 и входом запрета 12 ячейки, а выход соединен с первым пассивным элементом на первом резисторе 8 и входом первого инвертора 2, выход которого соединен через первый шунтирующий элемент 5 с шиной питания и непосредственно соединен с концом первичной обмотки трансформатора 4. Начало первичной обмотки и конец вторичной обмотки трансформатора 4 соединены соответственно со вторым и третьим пассивными элементами на втором 9 и третьем 10 резисторах, вторые выводы которых соединены с шиной питания. Вход второго инвертора 3 подключен к точке соединения начала первичной обмотки трансформатора 4 и второго резистора 9, а выход через второй шунтирующий элемент б соединен с шиной питания и непосредственно соединен со вторым выводом первого резистора 8 и началом вторичной обмотки трансформатора 4. Второй накопительный элемент выполнен на конденсаторе 7 одна обкладка которого подключена к входу первого инвертора 2, а вторая соединена с общей шиной.

Элемент запрета 1 в приведенной электрической схеме выполнен на логическом элементе НЕ с блокировкой, а инверторы 2, 3 — на логических элементах НЕ, которые своими взаимными связями входа с выходом через первичную обмотку трансформатора 4 и резистор 8 образуют триггер. Выводы питания схемы запрета и инверторов подключены к шинам питания ячейки памяти. Устройство работает в двух режимах: в режиме записи информации и в режиме хранения записанной информации. Контроль записанной информации и ее считывание производится с -одного из выходов инвертора 2 или 3 (11вых1 1.1выхг ). Входной и управляющий сигналы ячейки памяти подают1095243 ся, а выходные сигналы снимаются относительно общей шины источника питания.

В режиме записи на входную шину 11 ячейки памяти подается информация в виде логического «О» или «1», а на шину запрета 12 ячейки подается логический сигнал, снимающий блокировку (запрет) с элемента запрета 1 по входу «Блокировка» (вход с) и инвертированный относительно входа 11 (вход х) сигнал на выходе (выход у) элемента запрета 1 поступает на вход первого инвертора 2. Допустим, необходимо записать в ячейку памяти логический «О». При этом на выходе элемента запрета логический «О» инвертируется в логическую «1», поступает на вход первого инвертора 2, затем вновь инвертируется в логический «О» и поступает на вход второго инвертора 3. С выхода второго инвертора 3 через первый резистор

8 логическая «1» поступает на вход первого инвертора 2, замыкая тем самым взаимную обратную связь триггера, выполненного на инверторах 2, 3.

Через первичную обмотку трансформатора 4 протекает ток логического «О» первого инвертора 2. Происходит намагничивание

20 сердечника трансформатора 4. Такое состояние намагниченного сердечника соответствует хранению в нем логического «0». Информация о наличии в ячейке «О» снимается с выхода первого инвертора 2 (Uesxi ).

После записи информации в ячейку эле25 мент запрета 1 вновь блокируется по входу с З0 тем самым устраняется всякое влияние входного сигнала на ячейку памяти.

Запись логической «1» в ячейку памяти производится аналогично описанному. При этом через вторичную обмотку трансформатора 4 протекает ток логического «О» второ35 го инвертора 3 и в сердечнике трансформатора 4 происходит запись и хранение логической «1».

При перерывах питания, после подачи его, восстановление записанной в сердечнике трансформатора 4 информации происходит следующим образом.

В первоначальный момент. после подачи питания триггер, выполненный на инверторах 2, 3, устанавливается с помощью накопительного элемента на конденсаторе 7 в исходное «единичное» положение, при котором на выходе первого инвертора 2 устанавливается логическая «1», а .на выходе второго инвертора 3 — логический «О». После этого по вторичной обмотке трансформатора 4 начинает протекать ток, который в зависимости от хранимой до выключения питания информации в сердечнике трансформатора наводит или не наводит напряжение в первичной обмотке трансформатора 4.

В случае состояния намагниченности сер- 55 дечника, соответствующего логическому «О» (отрицательное насьпцение), . и включения питания триггер, выполненный на инверторах 2, 3, устанавливается в «единичное» остояние (на выходе первого инвертора в уровень логической «1»). На первичной обмотке трансформатора наводится напряжение. Это напряжение прикладывается к входу второго инвертора 3 и запирает его. Наведенное в первичной обмотке трансформатора 4 напряжение по знаку для входа инвертора 3 эквивалентно «нулевому» логическому состоянию на его входе. На выходе инвертора 3 появляется «1», которая через первый резистор 8 заряжает накопительный элемент на конденсаторе 7, и на выходе первого инвертора 2 устанавливается логический «О»

Триггер, выполненный на инверторах 2, 3, устанавливается в «нулевое» состояние, что и соответствует хранимой в сердечнике информации.

Если до выключения питания состояние намагниченности сердечника соответствовало логической «1» (положительное насыщение), то после выключения и повторного включения триггер устанавливается в «единичное» состояние. При этом протекающий по вторичной обмотке трансформатора 4 ток не наводит в первичной обмотке напряжение, так как сердечник .трансформатора находится в положительном насыщении, и триггер остается в прежнем «единичном» положении.

Таким образом происходит полное восстановление хранимой в ячейке памяти информации. Минимальная величина емкости конденсатора 7 выбирается из условий первоначальной установки триггера в «единичное» состояние, а максимальная величина емкоСти — из условий ширины импульса наведенного напряжения в первичной обмотке трансформатора 4 при включении питания.

Выполнение ячейки памяти согласно изобретению позволяет по сравнению с прототипом значительно уменьшить габариты и снизить трудоемкость ее .изготовления вследствие исключения второго трансформатора, исключение трансформатора повышает технологичность изготовления ячейки памяти и снижает ее стоимость. Необходимая величина емкости конденсатора накопительного элемента мала, поэтому площадь, занимаемая конденсатором, не превышает площади, занимаемой четвертым исключенным резистором. Габариты устройства уменьшаются по сравнению с прототипом более чем на 30%.

В сравнении с известным счетным устройством экономический эффект от использования предлагаемого устройства составляет

2230 руб. при изготовлении партии устройств в 1 тыс. шт.

Кроме того, наличие емкости в цепи об-, ратной связи триггера, выполненного на инверторах, позволяет увеличить его помехоустойчивость, а значит, и всей ячейки памяти.