Устройство для вычисления функции вида @

 

УСТРОЙСТВОЛШЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ ВИДА , содержащее первый и второй регистры операнда, накапливающий сумматор, первую, вторую , третью и четвертую группы элементов И, первую группу элементов ИЛИ, регистр сдвига, распределитель импульсов, причем первый выход распределителя импульсов соединен с первыми входами элементов И первой группы, второй выход распределителя импульсов соединен с входом записи регистра сдвига, третий выход распределителя импульсов соединен с первыми входами элементов И второй группы, выходы первого регистра операнда соединены соответственно с первыми входами элементов И третьей группы, выходы второго регистра операнда соединены соответственно с первыми входами элементов И четвертой группы , выходы элементов И второй, третьей и четвертой групп соединены соответственно с первыми, вторыми и третьими входами элемецтов ИЛИ первой группы, выходы элементов ИЛИ первой группы соединены соответственно с информационньми входами накапливающего сумматора, выходы которого соединены соответственно с вторьми входами элементов И первой группы, выходы элементов И первой группы соединены соответственно с разрядными входами регистра сдвига, выходы которого соединены соответственно с вторыми входами элементов И второй группы, отличающееся тем, что, с целью повышения точности, в него введены первый и второй элементы ЗИ-ИЛИ, первый и второй элементы И, первый и второй элементы 2И-РШИ, § вторая и третья группы элементов HLTMj (Л первый, второй и третий элементы ИЛИ, схема сравнения, триггер, причем четвертый и пятый выходы .распределителя импульсов соединены соответственно с первым и BTopbw входами третьего элемента ИЛИ, тестой выход распределителя импульсов соединен с первым и вторым входами первого элемента 2И-ИПИ и с первым и :п вторьи входами второго элемента 2ИИЛИ , седьмой выход распределителя о :л импульсов соединен с первым.входом триггера, восьмой выход распределио теля импульсов соединен с первым входом первого элемента ЗИ-ИЛИ, первьм входом второго элемента ЗИ-ИЛИ, первым входом первого элемента И, первым входом второго элемента И, девятый , десятый, одиннадцатый, двенадцатый выходы распределителя импульсов соединены соответственно с первым вторым, третьим и четвертым входами второго элемента ИЛИ, тринадцатый , четырнадцатый и пятнадцатый

СООЭ СОВЕТСКИХ

Ю Р Ц

РЕСПУбЛИК

50 А (1У 01) у С 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТБЪГ

ЬЕаэлЬ О 3 i 6 i

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОбРЕТЕНИЙ И OTHPblTMA (21) 3591204/18-24 (22) 06.05.83 (46) 23.09.84. Бюл. К - 35 (72) В.А. Бочко (71) Ленинградский ордена Ленина электротехнический, институт им. В.И. Ульянова (Ленина) (53) 681 ° 325(088.8) (56) 1. Авторское свидетельство СССР

В 645154, кл. G 06 F 7/552, 1977.

2. Авторское свидетельство СССР

Ф 627477, кл. G 06 F 7/552, 1977 (прототип). (54)(57) УСТРОЙСТВО ЛЯ ВЫЧИСЛЕНИЯ

ФУНКЦИИ ВИДА Е = Х Ч, содержащее первый и второй регистры операнда, накапливающий сумматор, первую, вторую, третью и четвертую группы элементов И, первую группу элементов

ИЛИ, регистр сдвига, распределитель импульсов, причем первый выход распределителя импульсов соединен с первыми входами элементов И первой группы, второй выход распределителя импульсов соединен с входом записи регистра сдвига, третий выход распределителя импульсов соединен с первыми входами элементов И второй группы, выходы первого. регистра операнда соединены соответственно с первычи входами элементов И третьей группы, выходы второго регистра операнда соединены соответственно с первыми входами элементов И четвертой группы, выходы элементов И второй, третьей и четвертой групп соединены соответственно с первыми, вторыми и третьими входами элементов ИЛИ первой группы, выходы элементов ИЛИ первой группы соединены соответственно с информационными входами накапливающего сумматора, выходы которого соединены соответственно с вторьачи входами элементов И первой группы, выходы элементов И первой группы соединены соответственно с разрядными входами регистра сдвига, выходы которого соединены соответственно с вторыми входами элементов И второй группы, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены первый и второй элементы ЗИ-ИЛИ, первый и второй элементы

И, первый и второй элементы 2И-ИЛИ, вторая и третья группы элементов ИЛИ, первый, второй и третий элементы

ИЛИ, схема сравнения, триггер, причем четвертый и пятый выходы .распределителя импульсов соединены соответственно с первым и вторым входами третьего элемента ИЛИ, шестой выход распределителя импульсов соединен с первым и вторым входами первого элемента 2И-ИЛИ и с первым и вторым входами второго элемента 2ИИЛИ, седьмой выход распределителя импульсов соединен с первым входом триггера, восьмой выход распределителя импульсов соединен с первым входом первого элемента ЗИ-ИЛИ, первым входом второго элемента ЗИ-ИЛИ, первым входом первого элемента И, фр, первым входом второго элемента И, девятый, десятый, одиннадцатый, двенадцатый выходы распределителя импульсов соединены соответственно с первым вторым, третьим и четвертью входами второго элемента КПИ, тринадцатый, четырнадцатый и пятнадцатый выходы распределителя импульсов соединены соответственно с первым, вторым и третьим входами первого элемента ИЛИ, шестнадцатый выход распределителя импульсов соединен с вторым входом первого элемента ЗИ-ИЛИ и вторым входом второго элемента ЗИ-ИЛИ, семнадцатый выход распределителя импульсов соединен с третьим входом первого элемента 2И-ИЛИ и третьим входом второго элемента 2И-ИЛИ, восемнадцатый выход распределителя импульсов соединен с третьим входом первого элемента ЗИ-ИЛИ и третьим входом второго элемента ЗИ-ИЛИ, выход первого элемента ЗИ-ИЛИ соединен с вторыми входами элементов ИЛИ третьей группы, выход второго элемента ЗИ-ИЛИ соединен с вторыми входами элементов И четвертой группы, выход первого элемента И соединен с входом считывания-первого регистра операнда, выход второго элемента И соединен с входом считывания второго регистра операнда, выход первого элемента 2И-ИЛИ соединен с входом записи первого регистра операнда, выход второго элемента 2И-ИЛИ соединен с входом записи второго регистра операнда, выход первого элемента ИЛИ соединен с входом сдвига регистра сдвига, выход второго элемента ИЛИ соединен с входом суммирования накапливающего сумматора, выход третьего элемента ИЛИ соединен с входом обнуления накапливающего сумматора, входы первого операнда уст115050 ройства соединены соответственно с первыми входами элементов ИЛИ второй группы, входы второго операнда устройства соединены соответственно с первыми входами элементов ИЛИ третьей группы, выхо(,ы,накапливающего сумматора соединены соответственно с вторыми входами элементов ИЛИ второй и третьей групп, выходы элементов ИЛИ второй группы соединены с разрядными входами первого регистра операнда, выходы элементов

ИЛИ третьей группы соединены с разрядными входами второго регистра. операнда, выходы первого регистра операнда соединены соответственно с первыми входами схемы сравнения, выходы второго регистра операнда соединены соответственно с вторыми входами схемы сравнения, прямой выход схемы сравнения соединен с вторым входом триггера и четвертым входом первого элемента ЗИ-ИЛИ, инверсный выход схемы сравнения соединен с четвертым входом второго элемента

ЗИ-ИЛИ, первый выход триггера соединен с пятым входом первого элемента

ЗИ-ИЛИ, пятым входом второго элемента ЗИ-ИЛИ, вторым входом второго элемента И, четвертым входом второго элемента 2И-ИЛИ, второй выход триггера соединен с шестым входом первого элемента ЗИ-ИЛИ, шестым входом второго элемента ЗИ-ИЛИ, вторым входом первого элемента И, четвертым входом первого элемента

2И-ИЛИ.

Изобретение относится к вычислительной технике, в частности к устройствам для вычисления функций вида ь =VxX+y .

Известно устройство,предназн е ное для вычисления функции вида = х у, содержащее два делителя частоты, два блока утроения числа, четыре счетчика, элемент НЕ, схему сравнения, блок управления, элементы H.

Устройство (1) выполняет вычисления в соответствии с алгоритмом

« = » ((4 (;! Ы, I - (+»I I а - (д - I I J где А — код числа Х;

 — код числа У.

Устройство позволяет достаточно быстро вычислить функцию 2, но имеет довольно большую погрешность вычисления (максимальная ошибка измерения 6,07X).

Наиболее близким по технической сущности к предполагаемому является

1115050 устройство, содержащее два регистра операндов, накапливающий сумматор, четыре группы элементов И, группу элементов ИЛИ, регистр сдвига, распределитель импульсов, выходы которого с первого по восьмой подключены соответственно к входу обнуления сумматора, к управляющим входам элементов И первой, второй и третьей группы, регистра сдвига, элементов 10

И четвертой группы. Устройство выполняет вычисления в соответствии с формулой

1,6Е= 1,оТа тчТ =р(+ I+ tlbl+0 5(AI -foal ( где А и  — коды чисел Х и У соответственно.

Как видно из приведенной выше формулы для вычисления функции требуется выполнить всего несколько элементарных операций. Максимальная погрешность вычисления функции составляет S,723 h ).

К недостаткам прототипа следует отнести большую погрешность вычис25 ления и наличие масштабного коэффициента (1,5), так как использование такого устройства в автоматических вычислительных системах потребует дополнительных аппаратурных затрат.

Цель изобретения — повышение точности вычисления.

Поставленная цель достигается тем, что в устройство для вычисления

Гх +y2, оодержажее первый в второй За регистры операнда, накапливающий сумматор, первую, вторую, третью и четвертую группы элементов И, первую группу элементов ИЛИ, регистр сдвига, распределитель импульсов, при- 40 чем первый выход распределителя импульсов соединен с первыми входами элементов И первой группы, второй выход распределителя импульсов соединен с входом записи регистра 45 сдвига, третий выход распределителя импульсов соединен с первыми входами элементов И второй группы, выходы первого регистра операнда соединены соответственно с первыми вхо- 50 дами элементов И третьей группы, выходы второго регистра операнда соединены соответственно с первыми входами элементов И четвертой группы, выходы элементов И второй, третьей 55 и четвертой групп соединены соответсвенно с первыми, вторыми и третьими входами элементов .ИЛИ первой группы, выходы элементов ИЛИ первой группы соединены соответственно с информационными входами накапливающего сумматора, выходы которого соединены соответственно с вторыми входами элементов И первой группы, выходы элементов И первой группы соединены соответственно с разрядными входами регистра сдвига, выходы ко торого соединены соответственно с вторыми входами элементов И второй группы, введены первый и второй элементы ЗИ-ИЛИ, первый и второй элементы И, первый и второй элементы

2И-ИЛИ, вторая и третья группы элементов ИЛИ, первкй, второй и третий элементы ИЛИ, схема сравнения, триггер, причем четвертый и пятый выходы распределителя импульсов соединены соответственно с первым и вторым входами третьего элемента ИЛИ, шестой выход распределителя импульсов соединен с первым и вторым входами первого элемента 2И-ИЛИ и первым и вторым входами второго элемента 2И-ИЛИ, седьмой выход распределителя импульсов соединен с первым входом триггера, восьмой выход распределителя импульсов соединен с первым входом первого элемента ЗИ-ИЛИ, первым входом второго элемента ЗИ-ИЛИ, первым входом первого элемента И, первым входом второго элемента И, девятый, десятый, одиннадцатый, двенадцатый выходы распределителя импульсов соединены соответственно с первым, вторым, третьим и четвертым входами второго элемента ИЛИ, тринадцатый, четырнадцатый и пятнадцатый выходы распределителя импульсов соединены соответственно с первым, вторым и третьим входами первого элемента ИЛИ, шестнадцатый выход распределителя импульсов соединен с вторым входом первого элемента ЗИ-ИЛИ и вторым входом второго элемента ЗИ-ИЛИ, семнадцатый выход распределителя импульсов соеди-, нен с третьим входом первого элемента 2И-ИЛИ и третьим входом второго элемента 2И-ИЛИ, восемнадцатый выход распределителя импульсов соединен с третьим входом первого элемента ЗИ-ИЛИ и третьим входом второго элемента ЗИ-ИЛИ, выход первого элемента ЗИ-ИЛИ соединен с вторыми входами элементов ИЛИ третьей группы, выход второго элемента ЗИ-ИЛИ

1115050

l0

55 соединен с вторым входом элемента И четвертой группы, выход первого элемента И соединен;. с входом считывания первого регистра операнда, выход второго элемента И соединен с входом считывания второго регистра операнда, выход первого элемента 2И-ИЛИ соединен с входом записи первого регистра операнда, выход второго элемента 2И-ИЛИ соединен с входом записи второго регистра операнда, выход первого элемента ИЛИ соединен с входом сдвига регистра сдвига, выход второго элемента ИЛИ соединен с входом суммирования накапливающего сумматора, выход третьего элемента ИЛИ соединен входом обнуления накаливающего сумматора, входы первого операнда устройства соединены соответственно с первыми входами элементов ИЛИ второй группы, входы второго операнда устройства соединены соответственнб с первыми входами элементов ИЛИ третьей группы, выходы накапливающего сумматора соединены соответственно с вторыми входами элементов ИЛИ второй и третьей групп, 1 выходы элементов ИЛИ второй группы соединены с разрядными входами первого регистра операнда, выходы элементов ИЛИ третьей группы соединены с разрядными входами второго регистра операнда, выходы первого регистра операнда соединены соответственно с первыми входами схемы сравнения, выходы второго регистра операнда соединены соответственно с вторыми входами схемы сравнения, прямой выход схемы сравнения соединен с вторым входом триггера и четвертым входом первого элемента ЗИ-ИЛИ, инверсный выход схемы сравнения соединен с чвтвертым входом второго элемента

ЗИ-ИЛИ, первый выход триггера соединен с пятым входом первого элемента

ЗИ-ИЛИ, пятым входом второго элемента ЗИ-ИЛИ, вторым входом второго а элемента И, четвертым входом второго элемента 2И-ИЛИ, второй выход триггера соединен с шестым входом первого элемента ЗИ-ИЛИ, шестым входом второго элемента ЗИ-ИЛИ, вторым входом первого элемента И, четвертым входом первого элемента 2И-ИЛИ.

На чертеже представлена блок-схема устройства.

Устройство для вычисления корня квадратного из суммы квадратов двух чисел содержит первый I и второй 2 регистры операнда, накапливающий сумматор 3 ; первую, вторую, третью, четвертую группы элементов И 4-7; первый элемент ЗИ-ИЛИ 8, второй элемент ЗИ-ИЛИ 9; первый элемент

И 10; второй элемент И 11; первый элемент 2И-ИЛИ 12; второй элемент

2И-ИЛИ 13; первую группу элементов

ИЛИ 14; вторую группу элементов

ИЛИ 15; третью группу элементов

ИЛИ 16; регистр 17 сдвига; распределитель 18 импульсов; первый элемент ИЛИ 19; второй элемент ИЛИ 20; третий элемент ИЛИ 21; схему 22 сравнения; триггер 23.

В предлагаемом устройстве реализуется следующий алгоритм вычисления: определяется максимальное и минимальное значения операндов Х и У

А = макс ) Х,У (1)

В = мла 11Х,Y (2) вычисляется значение функции

2.Я Уайд(- IAI+ (BII а, (а)

Устройство работает следующим образом.

Управляющий сигнал распределителя 18 импульсов в каждый момент времени присутствует только на одном из выходов и в,течение пери равремени вычисления функции = (х +у появляется на выходных распределителя

18 импульсов (эти выходы являются выходами регистра последовательного сдвига) в следующей последовательности: четвертый выход 27, шестой выход 29, седьмой выход 30, восьмой выход 31, девятый выход 32, первый выход 24, второй выход 25, 13-й выход 36, 14-й выход 37, 15-й выход 38, третий выход 36, 10-й выход 33, 16 — и выход 39, 11-й выход 34, 17-й выход

40, пятый выход 28, 18-й выход 41, 12-й выход 35.

В начальный момент времени управляющий сигнал с четвертого выхода

27 распределителя 18 импульсов проходит через третий элемент ИЛИ 21 на вход обнуления содержимого накапливающего сумматора 3. На первые входы второй группы 15 и третьей группы элементов ИЛИ 16 поступают коды чисел Х и У соответственно. С выходов второй группы 15 и третьей группы элементов ИЛИ 16 коды X и У поступают на входы первого 1 и вто1115050 рого 2 регистров операнда. Управляю- в щий сигнал с шестого выхода 29 распределителя 18 импульсов, независи- р мо от состояния триггера 23, прохо- 1 дит на выходы первого 12 и второго 5 1

13 элементов 2И-ИЛИ и разрешает зан пись входных кодов Х и У в первый 1- с и второй 2 регистры операнда 2 соответственно.После этого,в схеме 22 сравнения производится сравнение кодов, за- 10 у писанных в первом 1 и втором 2 регистрах операндов. Сигнал результата сравнения, снимаемый с прямого выхода схемы 22 сравнения, поступает на второй вход триггера 23 и по управляющему сигналу, поступающему с седьмого выхода 30 распределителя 18 импульсов на первый вход триггера, записывается в триггер 23. е

Выходные сигналы, снимаемые с прямого и инверсного выходов триггера, устанавливают последовательность прохождения управляющих сигналов с восьмого, 16-го, 17-го выходов

31, 39, 40 распределителя 18 импульсов через первый и второй элементы

ЗИ-ИЛИ 9, первый 10 и второй 11 элементы И, первый 12 и второй 13 элементы 2И-ИЛИ.

В случае Х: У, что соответствует

А=Х, В=У, на прямом выходе триггера

23 устанавливается управляющий сигнал, который определяет работу схемы в этом режиме. По этому сигналу триггера управляющий сигнал с восьмого выхода 21 распределителя 18 импульсов коммутируется через первый элемент 8 ЗИ-HJIH и второй элемент

И 11, открывает третью группу элементов И 6 и производит сдвиг содер- 40 жимого второго регистра 2 операнда

В на один разряд вправо (-). Код пер2 вого регистра 1 операнда через открытую третью группу элементов И 6 и первую группу элементов ИЛИ t4 записывается в накапливающий сумматор 3. Запись производится по управляющему сигналу с девятого выхода

22 распределителя 18 импульсов, который проходит второй элемент ИЛИ 20 и поступает на первый управляющий вход сумматора 3. Затем управляющий сигнал с первого выхода 24 распределителя 18 импульсов открывает первую 55 группу элементов И 4 и содержимое накапливающего сумматора 3 переписывается по управляющему сигналу с

/ торого выхода 25 распределителя 18 импульсов в. регистр l7 сдвига. Упавляющие сигналы с 13-ro, 14-ro, 5-го выходов 36-38 распределителя

8 импульсов проходят последовательо через первый элемент ИЛИ 19 и двигают код регистра 17 сдвига на

А ри разряда вправо (-). После этого правляющий сигнал с третьего выхоа 26 распределителя 18 импусов отрывает вторую группу элементов И 5. ри этом обратный код регистра 17 двига поступает через открытую втоую группу элементов И 5, первую руппу элементов ИЛИ 14, и по управяющему сигналу с 10-го выхода 33 аспределителя 18 импульсов суммирутся с содержанием накапливающего сумматора 3. Результат суммирования

7 представляет собой код числа — А. В

8 следующий момент времени управляющий сигнал с 16-го выхода 39 проходит на выход второго элемента 3Н-ИЛИ 9, так как установлен управляющий сигнал на .первом входе триггера 23, открывает четвертую группу элементов

И 7. При этом код второго регистра 2 операнда через открытую четвертую группу элементов И 7 и первую группу элементов ИЛИ 14 поступает на вход накапливающего сумматора 3. В результате сложения по управляющему сигналу с 11-го выхода 34 распределителя импульсов 18, содержимого сумматора 3 с кодом второго регистра 2 операнда в сумматоре получится код

7 1 числа — А + — В. Управляющий сигнал

8 2 с первого выхода триггера 23 paspeшает прохождение следующего управляющего сигнала с 17-ro выхода 40 рас" пределителя импульсов 18 на выход второго элемента 2И-ИЛИ и затем на второй управляющий вход второго регистра 2 операнда. По этому сигналу код, записанный в накапливающем сумматоре 3, проходит через третью группу элементов ИЛИ 16 и записывается во второй регистр 2 операнда.

После этого сумматор обнуляется вторично по управляющему сигналу с.пятого выхода 28 распределителя 18 импульсов, который проходит через третий элемент ИЛИ 21.

В случае Х У (А=В, В=Х) по управляющему сигналу на втором выходе триггера 23 устанавливается следую10

В остальном работа устройства при

Х < У происходит аналогично. рассмот-, ренному вьппе случают (Х» У), в соответствии с указанной коммутацией управляющих сигналов распределителя

18 импульсов. !

9 щее прохождение управляющих сигналов распределителя 18 импульсов: сигнал с восьмого выхода 31 коммутируется на выход второго элемента ЗИ-ИЛИ 9 и первого элемента И 10; сигнал с

1б-го выхода 39 коммутируется на выход первого элемента ЗИ-ИЛИ 8; сигнал с 17-го выхода 40 коммутируется на выход первого элемента 2И-ИЛИ 12.

После выполнения приведенных выше операций в устройстве производится второе сравнение кодов чисел, записанных в первом 1и втором,2 регистрах операндов. Выходные сигналы схемы 22 сравнения коммутируют прохождениИ управляющего сигнала с

18-го выхода 41 распределителя 18 импульсов таким образом, чтобы на вход сумматора поступал наибольший из кодов, записанный в регистры операндов.

Так при А > — А + — В (А=Х В=У) 7 1!

8 2 по сигналу на первом выходе схемы 22

5050 19 сравнения управляющий сигнал с 18-го выхода 21 распределителя 18 импульсов проходит на выход первого элемента

ЗИ-ИЛИ 8 и открывает третью группу

7 1 элементов И 6. При А (— А + — В по

8 2 сигналу на втором выходе схемы 22 сравнения управляющий сигнал с 18-ro выхода 41 распределителя 18 импульсов проходит на выход второго элемента ЗИ-ИЛИ 9 и открывает четвертую группу элементов И 7. Аналогично происходит работа для случая А = У, В=Х, Наибольший код регистров 1 и 2 операндов записывается в накаплива.ющий сумматор 3 rо управляющему сигналу с 12-го выхода 35 распределителя

18 импульсов, который проходит через

20 второй элемент ИЛИ 20. Код числа, помещенного в накапливающий сумматор

3, будет соответствовать функции вида Еи У +y . Иакеииальное значение относительной погрешности предлагае25 мого устройства составляет 2,99 .

Использование предлагаемого устройства приведет к существенному повышению эффективности цифровых автоматических измерительных устройств за счет увеличения точности.до 2,99 и оперативности вычисления функции аида K =7x +ó .

Составитель А. Казанский

Редактор Е. Лушникова Техред З.Палий Корректор, Г. Решетник

Заказ 6771/35 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4