Интегро-дифференциальный вычислитель

 

ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ по авт.ев, № 955051, отличающийся тем, что, с целью расширения функциональных возможностей за счет вычисления интегро-дифференциальных преобразований п-го порядка, в него введены девятый регистр сдвига, второй сумматор , третий формирователь дополнительного кода, п - разрядный распределитель импульсов, второй триггер, первая, вторая и третья группы элементов И, третий, четвертый, пятый и шестой элементы И и элемент ИЛИ, причем четвертый выход блока синхро низации соединен с входом м -разрядного распределителя импульсов, первые входы 1-х (,п) элементов И первой, второй и третьей групп соединены соответственно с выходом -го разряда распределителя импульсов, вторые входы элементов И первой и второй групп соединены соответственно с выходом второго формирователя дополнительного кода и вторым выходом блока формирования знака, выход элемента ИЛИ соединен с первым входом третьего элемента И, второй вход которого соединен с выходом элемента задержки, выход третьего элемента И соединен с первым входом второго сумматора, второй вход которого соединен с выходом девятого регистра сдвига и с информационным входом третьего формирователя дополнительного кода, выход второго сумматора соединен с информационным входом девятого регистра сдвига и с первым входом четвертого элемента И, выход которого соединен с входом установки в 1 второго триггера, третий выход блока синхронизации соединен с вторым входом четвертого элемента И и с входом установки в О второго триггера , прямой выходjкоторого соединен с первым входом пятого элемента И и с управляющим входом третьего формирователя дополнительного кода, выход . которого соединен с первым входом шестого элемента И, девятый выход блока синхронизации соединен с вторыми входами пятого и шестого элементов И, выходы которых являются соответственно выходами общего знака и общего 00 преобразования вычислителя, выходы частного преобразования с первого по 4; DI п-й порядок вычислителя и выходы знака частных преобразований вычислителя соединены соответственно с выходами элементов И первой и второй групп, вход синхронизации девятого регистра сдвига соединен с десятым выходом блока синхронизации, одиннадцатый выход которого соедийен с входом управления девятого регистра сдвига, двенадцатый выход блока синхронизации соединен с входом сброса второго сумматора и третьего формирователя дополнительного кода, входы элемен

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН з 5О С 06 Р 7/64

В ";баэр

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДелАм изОБРетений и OTHPbfTHA (61) 955051 (21) 3569081/18-24 (22) 25.03.83 (46) 15.08.84. Бюл. Ф 30 (72) Г.Л.Баранов и B.Ë.Áàðàíîâ (71) Институт электродинамики АН УССР и Ордена Ленина институт кибернетики им. В.М, Глушкова (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР

Ф 955051, кл. С 06 7/64, 1981 (прототип). (54)(57) ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ

ВЫЧИСЛИТЕЛЬ по ант.св. У 955051, отличающийся тем, что, с целью расширения функциональных воэможностей за счет вычисления интегро-дифференциальных преобразований в -го порядка, в него введены девятый регистр сдвига, второй сумматор, третий формирователь дополнительного кода, n — - разрядный распределитель импульсов, второй триггер, первая, вторая и третья группы элементов И, третий, четвертый, пятый и шестой элементы И и элемент ИЛИ, причем четвертый выход блока синхро низации соединен с входом и -разрядного распределителя импульсов, первые входы 1-х (1=1,п) элементов И первой, второй и третьей групп соединены соответственно с выходом i --го разряда распределителя импульсов, вторые входы элементов И первой и второй групп соединены соответственно с выходом второго формирователя дополнительного кода и вторым выходом блока формирования знака, выход элемента ИЛИ соединен с первым входом третьего элемента И, второй вход ко

„„SU,, 1108445 А торого соединен с выходом элемента задержки, выход третьего элемента И соединен с первым входом второго сумматора, второй вход которого соединен с находом девятого регистра сдвига и с информационным входом третьего формирователя дополнительного кода, выход второго сумматора соединен с информационным входом девятого регистра сднига и с первым входом четвертого элемента И, выход которого соединен с входом установки в "1" второго триггера, третий выход блока синхронизации соединен с вторым входом четвертого элемента И и с входом установки в "0" второго триг- ф гера, прямой выход которого соединен с первым входом пятого элемента И и с управляющим входом третьего формиро.. ф®е вателя дополнительного кода, выход которого соединен с первым входом .шестого элемента И, девятый выход блока синхронизации соединен с вторыми входами пятого и шестого элементов И, Фаий выходы которых являются соответственно выходами общего знака и общего преобразования вычислителя, выходы частного преобразования с первого по и-й порядок вычислителя и выходы знака частных преобразований вычислителя соединены соответственно с выходами элементов И первой и нторой групп, вход синхронизации девятого регистра сдвига соединен с десятым выходом блока синхронизации, одиннадцатый выход которого соедийен с входом управления девятого регистра сдвига, двенадцатый выход блока синхронизации соединен с входом сброса второго сумматора и третьего формирователя дополнительного кода, входы элемен11ОЯ 5 тов И третьей группы соединены с входами задания порядка преобразования!

Изобретение относится к автоматике и вычислительной технике и может быть использовано для моделирования и управления динамическими объектами в различных отраслях промышленности.

По основному авт.св. II- 955051 известен интегро-дифференциальный вычислитель, содержащий первый регистр сдвига, информационный вход которого соединен с выходом сумматора и с пер- 10 вым входом блока формирования знака, второй вход которого соединен с входом знака входной информации вычислителя, третья группа входов — с первой группой входов блока синхрониза- IS ции, первый выход блока формирования знака соединен с первым входом первого формирователя дополнительного кода, а второй выход соединен с первым входом второго формирователя до- 20 полнительного кода, второй вход которого подключен к первому входу первого коммутатора и к выходу элемента задержки, вход которого соединен с выходом первого регистра сдвига и 25 с вторым входом первого коммутатора, выход которого подключен к первому входу второго коммутатора, выход которого подключен к первому входу сумматора, второй вход которого соеди-30 нен с выходом первого формирователя дополнительного кода, второй вход которого подключен к выходу первого элемента И, первый вход которого соединен с первым выходом триггера, первый вход которого подключен к выходу второго элемента И, первый вход кото рого соединен с вторым выходом блока синхронизации, третий выход которого подключен к второму входу триггера, а второй вход второго элемента И соединен с выходом третьего коммутатора и с информационным входом вто" рого регистра сдвига, третий регистр сдвига и четвертый коммутатор, первый вход которого соединен с входом абсолютной величины вычислителя, а выход — с информационным входом четвертого регистра сдвига, пятый, вычислителя,а их вйходы,подключены к входам элемента ИЛИ.

3 шестой, седьмой и восьмой регистры сдвига и пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый коммутаторы, причем первый вход пятого коммутатора соединен с выходом второго формирователя дополнительного кода и с первым входом шестого коммутатора, второй вход — с четвертым выходом блока синхронизации, с вторым входом второго коммутатора, с первым входом седьмого коммутатора, третий вход— с выходом пятого регистра сдвига, с первым входом восьмого коммутатора и с первым входом девятого коммута тора, а выход — с первым входом десятого коммутатора, второй вход которого подключен к пятому выходу блока синхронизации и к второму входу девятого коммутатора, третий вход которого соединен с третьим входом десятоного коммутатора и с выходом шестого регистра сдвига, информационный вход которого подключен к выходу десятого коммутатора, выход девятого коммутатора соединен с информационным входом пятого регистра сдвига, шестой выход блока синхронизации подключен к первому входу одиннадцатого коммутатора и к первому входу двенад-. цатого коммутатора, второй вход которого соединен с вторым входом одиннадцатого коммутатора и с выходом седьмого регистра сдига, информационный вход которого подключен к второ му входу первого элемента И и к выходу одиннадцатого коммутатора, третий вход которого соединен с третьим входом двенадцатого коммутатора и с выходом восьмого регистра сдвига, информационный вход которого подключен к выходу двенадцатого коммутатора, седьмой выход блока синхронизации соединен с третьим входом первого коммутатора, восьмой выход блока синхронизации соединен с первым входом третьего коммутатора, второй вход которого подключен к выходу третьего регистра сдвига, информацион1108445 ный вход которого соединен с выходом седьмого коммутатора, второй вход которого подключен к выходу второго регистра сдвига, а третий вход — к выходу шестого коммутатора, второй 5 вход которого соединен с входом абсолютной величины вычислителя, а третий вход — с девятым выходом блока синхронизации и с вторыми входами четвертого и восьмого коммутаторов, третьи 14 входы которых подключены к выходу четвертого регистра сдвига, выход восьмого коммутатора соединен с третьим входом третьего коммутатора (1).

Недостатками известного интегродифференциального вычислителя являются ограниченные функциональные возможности, которые не позволяют формировать сложные интегро-дифференциальные преобразования, составленные из интег- © ро-дифференциальных преобразований с первого по и -й порядок.

Цель изобретения — расширение функциональных возможностей за счет выI числения интегро-дифференциальных пре-25 образований и"го порядка.

Указанная цель достигается тем, что в интегро-дифференциальный вычислитель введены девятый регистр сдвига, второй сумматор, третий формирователь дополнительного кода, и -разрядный распределитель импульсов, второй триггер, первая, вторая и третья группы элементов И, третий, четвертый, пятый и шестой элементы И и эле- 35 мент ИЛИ, причем четвертый выход блока синхронизации соединен с входом

П-разрядного распределителя импульсов, первые входы i --х (i = l, и ) элемен-. тов И первой, второй и третьей групп соединены соответственно с выходом

i-ro разряда распределителя импульсов, вторые входы элементов И первой и второй групп соединены соответственно с выходом второго формирователя допол-45 нительного кода и вторым выходом блока формирования знака, выход элемента

ИЛИ соединен с первым входом третьего элемента И, второй вход которого соединен с выходом элемента задержки, выход третьего элемента И соединен с первым входом второго сумматора, второй вход которого соединен с выходом девятого регистра сдвига и с информационным входом тРетьего формирователя дополнительного кода, выход второго сумматора соединен с информацион-. ным входом девятого регистра сдвига и с первым входом четвертого элемента И, выход которого соединен с входом установки в "1" второго, триггера, третий выход блока синхронизации соединен с вторым входом четвертого элемента И и с входом установки в "0" второго триггера, прямой выход которо,го соединен с первым входом пятого элемента И и с управляющим, входом ,третьего формирователя дополнительного кода, выход которого соединен с первым входом шестого элемента И, девятый выход блока синхронизации соединен с вторыми входами пятого и шестого элементов И, выходы которых являются соответственно выходами общего знака и общего преобразования вы числителя, выходы частного преобразования с первого по h -й порядок вычислителя и выходы знака частных преобразований вычислителя соединенЫ соответственно с выходами элементов

И первой и второй групп, вход синхро. низации девятого регистра сдвига

Г соединен с десятым выходом блока синхронизации, одиннадцатый выход которого соединен с входом управления дечятого регистра сдвига, двенадцатый выход блока синхронизации соединен с входом сброса второго сумматора и третьего формирователя дополнительного кода, входы элементов И третьей группы соединены с входами задания порядка преобразования вычислителя, а их выходы подключень1 к входам элемента ИЛИ.

На фиг. 1 изображена структурная схема интегро-дифференциального вычислителя на фиг. 2 . — структурные схемы блока формирования знака и блока синхронизации.

Интегро-дифференциальный вычислитель содержит регистры 1-8 сдвига, сумматор 9, формирователи 10 и 11 дополнительного кода, блок 12 формирования знака, блок 13 синхронизации, 5 .триггер 14, элемент 15 задержки, элементы И 16 и 17, коммутаторы 18-29, регистр 30 сдвига, сумматор 31, формирователь 32 дополнительного кода, S -триггер 33, группы элементов И 34 и 35, элементы И 36-39, элемент ИЛИ 40, группу элементов

И 4 1, п -разрядный распределитель 42 импульсов, вход 43 знака входной информации вычислителя, вход 44 абсолютной величины вычислителя, выход

45 общего знака вычислителя, выход

4б общего преобразования вычислителя, группу выходов 47 частного преобра1108445 зования вычислителя и группу ныходон

48 знака частных преобразований вычислителя.

Выход регистра 1 сдвига соединен с входом элемента 15 задержки и с вторым входом коммутатора 19, выход и первый вход которого соединены соответственно с первым входом коммутатора 18 и с выходом элемента 15 задержки. о

Выход регистра 2 сдвига соединен с вторым входом коммутатора 21, выход которого соединен с информационным входом регистра 3 сдвига, информационный вход регистра 2 сдвига сое- 15 динен с вторым входом элемента И 17 и с выходом коммутатора 20, второй вход которого подключен к выходу регистра 3 сдвига. Информационный вход регистра 4 сдвига подключен к выходу 2О коммутатора 29, второй и третий входы которого соединены соответственно с выходом регистра 4 сдвига и с выходом регистра 8 сдвига.

Выход регистра 5 сдвига подключен к третьему входу коммутатора 26, выход которого соединен с информационным входом регистра 6 сдвига. Информационный вход регистра 7 сдвига подключен к выходу коммутатора 24, первый и третий входы которого соединены соответственно с входом 44 абсолютной величины вычислителя и с выходом ре" гистра 7 сдвига.

Информационный вход регистра 8 сдвига подключен к выходу коммутатора 28, второй и третий входы которого соединены соответственно с выходом регистра 4 сдвига и с выходом регистра 8 сдвига.

4О

Информационный вход регистра 1 сдвига подключен к выходу сумматора

9, первый и второй входы которого соединены соответственно с выходом коммутатора 18 и с выходом формирователя

10 дополнительного кода, первый и второй входы которого подключены соответственно к выходу элемента И 16 и к первому выходу блока 12 формирования знака, третья группа входов которого соединена с первой группой выходов блока 13 синхронизации.

Второй и первый входы формирователя 11 дополнительного кода соединены соответственно с выходом элемента 15 задержки и с вторым выходом блока 12 формирования знака, второй и первый входы которого подключены соответственно к входу 43 знака входной информации нычислителя и к выходу сумматора 9.

Выход формирователя 11 дополнительного кода соединен с первыми входами коммутаторов 22 и 23.

Блок 13 синхронизации соединен . седьмым входом с третьим входом коммутатора 19,восьмым выходом — с первым входом коммутатора 20, четвертым выходом — с вторыми входами коммутаторов 18 и 23 и с первым входом коммутатора 21, вторым выходом - с первым входом элемента И 17, выход которого подключен к первому входу триггера 14. Второй вход и прямой выход триггера 14 соединены соответственно с третьим выхо- дом блока 13 синхронизации и с первым входом элемента И 16 второй вход которого подключен к выходу коммутатора 29.

Выход коммутатора 23 подключен в первому входу коммутатора 25, выход и третий вход которого соединены соответственно с информационным входом и выходом регистра 5 сдвига. Выход регистра 6 сдвига подключен к третьему нходу коммутатора 23, к первому входу коммутатора 26 и к первому входу коммутатора 27, выход и третий входы которого соединены соответственно с третьим входом коммутатора

20 и с выходом регистра 7 сдвига.

Третий вход коммутатора 21 подключен к выходу коммутатора 22, второй вход которого соединен с входом 44 абсолютной величины вычислителя.

Девятый выход блока 13 синхронизации подключен к вторым входам коммутаторов 24 и 27 и к третьему входу коммутатора 22. Пятый выход блока

13 синхронизации соединен с вторыми входами коммутаторов 25 и 26. Шестой выход блока 13 синхронизации соединен с первыми входами коммутаторов

28 и 29.

Четвертый выход блока 13 синхронизации соединен с входом h -разрядного распределителя 42 импульсов, выходы которого соединены через группу элементов И 4 1 и с входами элемента ИЛИ 40. Первые входы первогои-го элементов групп элементов И 34 и 35 соединены соответственно с вы ходами первого - h -ro разрядов распределителя 42 импульсов. Вторые входы групп 34 и 35 элементов И соединены соответственно с выходом формирователя 11 дополнительного ко1108445 да и вторым выходом блока 12 формирования знака. Выход элемента ИЛИ 40 соединен с первым входом элемента

И 36, второй вход которого соединен с выходом элемента 15 задержки. 5

Выход элемента И 36 соединен с первым входом сумматора 31, второй вход которого соединен с выходом регистра 30 сдвига и первым входом формирователя 32 дополнительного кода.

Вькод сумматора 31 соединен с информационным входом регистра 30 сдвига и первым входом элемента И 37, выход которого соединен с первым входом триггера 33. Третий выход блока 15

13 синхронизации соединен с вторыми йходами элемента И 37 и триггера 33, прямой выход которого соединен с первым входом элемента И 38 и с вторым входом формирователя 32 дополни- 20 тельного кода, выход которого соединен с первым входом элемента И 39.

Девятый выход блока 13 синхронизации соединен с вторыми входами элементов

И 38 и 39, вьмоды которых являются соответственно выходами общего знака 45 и преобразования вычислителя

46, вьмоды 47 частного преобразования с первого по и --й порядок и выходы 48 знака частных преобразова- зц ний которого соединены соответственно с выходами групп элементов И 34 и

35. Входы синхронизации регистров

1-8 и 30 сдвига соединены с входом синхронизации элемента 15 задержки и с десятым выходом блока 13 синхронизации, одиннадцатый выход которого соединен с входами управления регистров 1, .4, 5, 7, 8 и 30 сдвига, Двенадцатый выход блока 13 синхрониза- 4g ции соединен с входами сброса сумматоров 9 и 31 формирователей 10, 1 1 и 32 дополнительного кода.

Блок 12 формирования знака (фиг,2)

15 содержит три регистра 49-51 сдвига, три коммутатора 52-54, распределитель

55 импульсов, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 56, входы 43 и 57, выходы 58 и 59

Блок 13 синхронизации содержит генератор 60 тактовых сигналов, рас50 пределитель 61 импульсов, элемент 62 задержки, счетчик 63, делитель 64 частоты, 5 -триггер 65, дешифратор

66, генератор 67 одиночных импульсов, коммутатор 68 и выходы 69-79 °

Вход 43 знака входной информации вычислителя подключен к информационному входу двухразрядного регистра

49 сдвига, шина сдвига которого сое-1 динена с выходом делителя 64 частоты.

Информационный вход регистра 50 сдвига, содержащего n + 1 разряд, соединен с шиной 57 с выходом сумматора 9. Выход регистра 51 сдвига емкостью в разрядов соединен со своим информационным входом и с первым входом элемента 56 ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к вы.ходу коммутатора 52, Выходы первых разрядов регистров 49 и 50 сдвига соединены с первым и вторым входами коммутаторов 53 соответственно. Выходы второго разряда регистра 49 сдвига u h + 1-ro разряда регистра 50 сдвига соединены с первым и вторым входами коммутатора 52 соответственно °

Первый, второй и третий входы коммутатора 54 соединены соответственно с выходом коммутатора 53, с выходом

n-ro разряда регистра 50 сдвига и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 56.

Вход распределителя 55 импульсов соединен с выходом элемента 62 задержки. Три управляющих входа коммутатора 54 соединены с соответствующими тремя выходами распределителя 55 импульсов.

Выход коммутатора 54 подключен к выХодной шине 58, которая является первым выходом блока 12 формирования

1"знака. с

Выход первого разряда регистра 50 сдвига соединен с выходной шиной 59, которая является вторым выходом блока 12 формирования знака. Входы управления вводом информации регистров

49-51 сдвига соединены с вькодом генератора 67 одиночных импульсов.

Выход генератора 60 тактовых сигналов блока 13 синхронизапии подклю" чен к шине 77 и к входу и -разрядного распределителя 61 импульсов, выход h -ro разряда которого соединен с входом элемента 62 задержки, с первым входом триггера 65 и с выход» ной шиной 70. Выход первого разряда распределителя 61 импульсов соединен с шиной 69.

Выход элемента 62 задержки соединен с входом счетчика 63 и с выходной шиной 79. Выход переполнения счетчика 63, имеющего коэффициент перерасчета Эи, соединен с входом делителя 64 частоты и с шинами сдви9 1108

ra регистров 50 и 51 сдвига блока 12 формирования зна1са.

Выход делителя 64 частоты, имеющего коэффициент деления h, соединен с вторым входом триггера 65, 5 прямой выход которого подключен к выходной шине 76 и к третьим входам коммутаторов 52 и 53 блока 12 формирования знака.

Выходы триггеров счетчика 63 подключены к входам дешифратора 66, выходы которого соединены с выходными шинами 71-75.блока 13 синхронизации.

Выход делителя 64 частоты соединен с тактовым входом генератора 67 одиночных импульсов, выход которого соединен с шиной 78, а вход запуска через коммутатор 68 - с нулевой шиной вычислителя.

Выходные шины 69-79 являются вто- О рым — двенадцатым выходами блока 13 синхронизации соответственно.

Интегро-дифференциальный вычислитель реализует в цифровой форме передаточную функцию и --й степени вида

%(P)= fl Я (Р), (1}

3=1 где % (Р) — передаточная функция f-ro звена интегро-дифферен- 30 циального преобразования, реализуемого из П звеньев.

Каждое -e звено с интегро-дифференциальным преобразованием Ф (Р) интегро-дифференциальный вычислитель реализует согласно рекуррентному соотношению г где У ..и (1 — значения выходной величины для t-го звена интегро-дифференциального преоб45 разования на,1 -м и (1 — 1)-м шагах вычислений соответственно, X . и X; — значения входной ве,i c,i-1 личины для (-го зве- о на интегро-дифференциального преобразо" вания на i-м и (1—

1)-м шагах вычислений соответственно;

А, В и C - постоянные коэффициенты, от значения которых зависит вид

445 ин те rpo-.диффер е н циального преобразования W < (r ) согласно таблице.

Заданное интегро-дифференциальное преобразование высокого порядка представляется согласно выражению (1) в виде произведения и элементарных интегро-дифференциальных звеньев W<(Р), для каждого из которых производят предварительный расчет постоянных коэффициентов А, В, С по формулам табл. 1, где К вЂ” коэффициент усиления, Т, Т1, Т, - постоянные времени 1 — шаг последовательного преобразования входной величины в выходную, который выбирается из условия заданной точности.

Все звенья интегро-дифференциального преобразования на каждом шаге вычислений обрабатываются последовательно с первого до последнего. Входной величиной для каждого звена интегро-дифференциального преобразования, кроме первого, является выходная величина предыдущего звена, т.е

Х =Y

Е -1,1 (3)

Х, =У

В(1-1 (-1,1-1

2, 3, ..., И .

Интегро-дифференциальный вычислитель оперирует с двоичными переменными, для которых соотношение (2) принимает вид где Y . . — двоичная переменная г,1-1, 3

j --го разряда величины

УЕ,Т 191

Х . „. и Х .:, — двоичные переменные

1-х разрядов величин

Xg 1 1 и Кр; соответ1 ственно;

tl — количество звеньев (вида 9/р(Р) согласно таблице)", входящих в интегро-дифференциальное преобразование, равное количеству разрядов представления двоичных переменных.

Интегро-дифференциальный вычислитель дополнительно формирует на каждом шаге вычислений выходную величину сложного интегро-дифференциального преобразования согласно выражению

1108445!

2 где Z — значения выходной величины

1 сложного интегро-дифференциального преобразования на ,!-м шаге, значения выходной величины е для К-го звена интегро-дифференциального преобразова!

О ния i --го порядка íà i-м шаге, 6 — заданная переключательная

9 переменная, которая принимает значение "0" либо "1".

Начальная установка регистров 1, 4, 5, 7, 8 и 30 сдвига осуществляется либо от цифровой вычислительной машины, либо от устройств автоматического ввода информации по одиночному импульсу, вырабатываемому на. одиннадцатом выходе блока 13 синхронизации. Начальная установка регистров 2, 3 и 6 выполняется путем вво4 да информации через коммутаторы 20, 21 и 26 от регистров 7, 1 и 5 сдвига соответственно. Начальное расположение информации в регистрах 1-8 сдвига соответствует расположению информации в конце некоторого (> — 1)-ro p шага вычислений.

Если двоичные коды коэффициентов

Ае, В и С, а также начальные условия входной величины и выходных величин всех звеньев интегро-дифферен- 3 циального преобразования постоянны и не могут измениться в процессе использования интегро-дифференциального вычислителя, то шины ввода информации в соответствующие разряды 40 регистров 1-8 и 30 сдвига могут быть постоянно соединены с шинами логического нуля или единицы вычислителя в зависимости от значения вводимого кода. 45

Интегро-дифференциальный вычислитель работает циклическим образом, выполняя последовательно интегродифференциальное образование над двоичным кодом входного сигнала сог- gp ласно выражению (4).

В конце (! — 1)-го шага вычислений в регистре 1 сдвига на n — 1 разряд, который дополняется элементом

15 задержки на такт до и -разрядов, содержится и --разрядный двоичный код выходной величины У;, вычисленной на (1 — 1)-м шаге. В регистре 8 сдвига емкостью в 3(— 1) слов, каждое из которых содержит и двоичных разрядов, записаны последовательно двоичные коды коэффициентов АЕ, В, Се, где . = 1, 2, ..., n — 1 обозначает порядковый номер звена интегродифференциального преобразования. В регистре 4 сдвига емкостью в три слова по п разрядов каждое записаны двоичные коды коэффициентов А» В„, С„ последнего по порядку n --ro звена интегро-дифференциального преобразования.

В регистре 5 сдвига емкостью в

1 слово по и разрядов каждое содержатся двоичные коды абсолютных значений выходных величин звеньев интегро-дифференциального преобразования с первого по n — 1, вычисленные на предыдущем (1 — 1)-м шаге вычислений. В регистре 6 сдвига емкостью в одно слово на п разрядов содержится выходная величина последнего h -го звена интегро-дифференциального преобразования.

Регистр 2 сдвига на и — 1 разряд и регистр 3 сдвига на 2 и разрядов обеспечивают в процессе вычислений хранение двоичных кодов Хе; . (e, - - е,, Х

В регистре 7 сдвига на и разрядов хранится абсолютное значение входной величины Х 1 интегро-дифференциального вычислителя от предыдущего шага вычислений, знак которой хранится в блоке 12 формирования знака.

Каждый шаг вычислений начинается в момент генерации на девятом выходе блока 13 синхронизации управляющего сигнала длительностью в и тактов, который переключает коммутаторы 22

У

24 и 27. Одновременно на восьмом выходе блока 13 синхронизации вырабаты" вается управляющий сигнал длительностью 2п тактов, действующий на коммутатор 20, а на четвертом выходе блока 13 синхронизации вырабатывается управляющий сигнал длительностью

h тактов, действующий на коммутаторы

18, 21 и 23. На шестом выходе блока

13 синхронизации в это время формируется управляющий сигнал длительностью в Зп тактов, который переключает коммутаторы 28 и 29.

Вход 44 абсолютной величины вычислителя подключается коммутаторами

21 и 22 к информационному входу реистра 3 сдвига и коммутатором. 24 к

13 11084

4 информационному входу регистра 7

1 сдвига, выход которого коммутаторами

20 и 27 подключается к информационному входу регистра 2 сдвига. Двоичный код абсолютной величины входного сигнала на < -м шаге вычислений, поступающий последовательно во вРемени, начиная с младших разрядов, по входу 44 абсолютной величины вычислителя записывается под действием импуль. сов десятого выхода блока 13 синхронизации эа и тактов в регистр 3 сдвига, емкость которого составляет

2п разрядов. Одновременно с этим двоичный код абсолютной величины

15 входного сигнала на предыдущем (3—

1}-м шаге вычислений, который хранится в регистре 7 сдвига, переписывается под действием импульсов десятого выхода блока 13 синхронизации с выхода регистра 7 сдвига через коммутаторы 27 и 20 в регистр 2 сдвига, имеющий емкость в и — 1 разряд. По мере освобождения старших разрядов регистра 7 сдвига в них записывается через коммутатор 24 двоичный код входного сигнала на i -м шаге, действующий на входе 44 абсолютной величины вычислителя. Сигнал, поступающий по входу 43 знака входной ин- % формации вычислителя, записывается в блок 12 формирования знака.

Коммутатор 18 разрывает на и тактов цепь циркуляции двоичного кода регистра 1 сдвига через сумматор 9. з

Коммутаторы 23 и 25 подключают выход формирователя 11 дополнительного кода к информационному входу регистра 5 сдвига, выход которого подключается коммутатором 26 к информацион- 40 ному входу регистра 6 сдвига емкостью в п разрядов.

Прямой или дополнительный код выходной величины интегро-дифференциального вычислителя на (3 — 1)-м

45 шаге сдвигается с выхода регистра 1 сдвига через элемент 15 задержки, формирователь 11 дополнительного кода и коммутаторы 23 и 25 в регистр

5 сдвига, с выхода которого в это время сдвигается двоичный код абсолют. ного значения выходной величины пер вого звена интегро-дифференциального преобразования на (3 - 1)-м шаге вычислений. формирователь 11 дополни- тельного кода по сигналам второго выхода блока 12 формирования знака преобразует дополнительный код регист14 ра 1 сдвига в прямой код, прямой код регистра 1 сдвига пропускает беэ изменения. Таким образом, в регистр

5 сдвига записывается прямой код аб солютного значения выходной величины интегро-дифференциального преобразования и -го порядка.

Если с выхода регистра 7 сдвига сдвигается в младшем разряде входной величины на (1 - 1)-м шаге единичный сигнал, который через коммутаторы

20 и 27 поступает на второй вход элемента И 17, то сигнал второго выхода блока 13 синхронизации поступает через элемент И 17 на первый вход триггера 14, который переходит из нулевого состояния в единичное. В этом случае на прямом выходе триггера 14 формируется сигнал, который открывает элемент И 16. В это время с выхода регистра 8 сдвига сдвигается,начиная с младших разрядов, двоичный код коэффициента А, который

1Ю записывается через коммутатор 29 в регистр 4 сдвига и через элемент

И 16, формирователь 10 дополнительного кода и сумматор 9 в регистр 1 сдвига. Формирователь 10 дополнитель" ного кода управляется сигналом первого выхода блока 12 формирования знака так, что при положительном знаке произведения А, X „ двоичный код коэффициента А1 проходит без изменения, а при отрицательном знаке преобразуется в дополнительный код.

Спустя и тактов после начала вычислений íà i --м шаге на четвертом и девятом выходах блока 13 синхронизации начинают действовать сигналы управления, которые переводят коммутаторы 18, 21, 23 и 24,22, 27 соответственно в исходное положение.

В этом случае коммутатор 18 подключает выход коммутатора 19 к первому входу сумматора 9, коммутатор

21 подключает выход регистра 2 сдвига к входу регистра 3 сдвига, коммутатор 23 подключает выход регистра б сдвига к первому входу коммутатора

25, коммутатор 22 подключает выход формирователя 11 дополнительного кода к третьему входу коммутатора 21, коммутатор 24 подключает выход регистра 7 сдвига к его информационному входу, коммутатор 27 подключает выход регистра 6 сдвига к третьему входу коммутатора 20. После этого выходной сигнал первого звена на

16 .15 (ю - 1)-м шаге сдвигается с выхода регистра 6 сдвига через коммутаторы

27 и 20 в регистр 2 сдвига, с выхода которого через коммутатор 21 в регистр 3 сдвигается И вЂ” 1 разряд 5 двоичного кода входной величины на (i - 1)-м шаге. Если в младшем разряде двоичного кода У„;„ содержится

I единичный код, то единйчный сигнал с выхода регистра 6 сдвига через коммутаторы 27 и 20 поступает на второй вход элемента И 17, на первом входе, которого действует сигнал второго выхода блока 13 синхронизации. В этом случае триггер 14 устанавливает- 15 ся в единичное состояние выходным сигналом элемента И 17. Если в младшем разряде величины („ „ содержит1" ся нулевой код, то триггер 14 устанавливается в нулевое состояние сигналом третьего выхода блока 13 синхронизации. При единичном состоянии триггера 14 сигнал его прямого выхода открывает элемент И 16. Двоичный

1 код коэффициента В сдвигается с вы1 хода регистра 8 сдвига через коммута тор 29 в регистр 4 сдвига, а также через элемент И 16 и формирователь

10 дополнительного кода на второй ,вход сумматора 9, на первый вход ко- 30 торого в это время с выхода регистра

1 сдвига через элемент 15 задержки и коммутаторы 18 и 19 сдвигается двоичный код коэффициента А„. Резуль. тат суммирования коэффициентов А и

В„ записывается с выхода сумматора 9 в регистр 1 сдвига. Формирователь

10 дополнительного кода в это время управляется сигналом знака произведения В1У 11 действующим на первом 40

1 выходе блока 12 формирования знака.

Спустя 2 и тактов после начала . вычислений íà i -м шаге на восьмом выходе блока 13 синхронизации формируется управляющий сигнал, который 4 возвращает коммутатор 20 в исходное состояние. Коммутатор 20 подключает выход регистра 3 сдвига к информационному входу регистра 2 сдвига, выход которого подключен коммутато- го ром 21 к информационному входу регистра 3 сдвига. В результате этого регистры 2 и 3 сдвига объединяются в кольцевой регистр сдвига на Зь - 1 разряд.

В момент объединения регистров 2 и 3 сдвига с выхода регистра 3 сдвига сдвигается, начиная с младших разрядов двоичный код входной величины на 1 -м шаге. Если в младшем

1 разряде величины Х, содержится единичный код, то единичный сигнал с выхода регистра 3 сдвига через коммутатор 20 поступает на первый вход элемента И 17, открывая его. Сигнал второго выхода блока 13 синхронизации проходит через элемент И 17, устанавливая триггер 14 в единичное состояние. Если в младшем разряде величины Х; содержится нулевой код, то триггер 14 сбрасывается в нулевое состояние сигналом третьего выхода блока 13 синхронизации.

В случае единичного состояния триггера 14 сигнал его прямого выхода открывает элемент И 16. В это время с выхода регистра 8 сдвига через коммутатор 29 сдвигается двоичный код коэффициента С, который записывается в регистр 4 сдвига и через элемент И 16, формирователь 10 допол нительного кода поступает на второй вход сумматора 9. Формирователь 10 дополнительного кода в это время управляет сигналами произведения С Х

Э действующим на первом выходе. блока

12 формирования знака. Одновременно на первый вход сумматора 9 с выхода регистра 1 сдвига сдвигается через элемент 15 задержки и коммутаторы

18 и 19 двоичный код суммы коэффициентов А„ и В1. Результат суммирования (A + В„ + С„) записывается с выхода сумматора 9 в регистр 1 сдвига.

Таким образом, спустя 3 тактов после начала вычислений в регистре сдвига формируется двоичный код суммы произведений первых разрядов величин

Y, „, Y,„ „„,, Х; на двоичные коды коэффициентов А1, В1, С„соответственно.

Двоичные коды коэффициентов А

1 1

В„, C„ последовательно переписываются под действием импульсов десятого выхода блока 13 синхронизации с выхода регистра 8 сдвига через коммутатор

29 в регистр 4 сдвига, с выхода которого двоичные коды коэффициентов А„

А„, В, С„ переписываются через комму- . татор 28 в регистр 8 сдвига.

В кольцевом регистре сдвига, образованном объединением регистров 2 и 3 сдвига, емкостью в 3 и — 1 разряд за Зп тактов происходит сдвиг на один разряд так, что с сигналами второго выхода блока 13 синхронизации, дейст1108445

18,вующими на первом входе элемента

И 17, совпадают сигналы вторых разрядов величин XiÄ, Y«„, Х, I

Спустя Зп тактов после начала вычислений на седьмом и шестом выха- 5 дах блока 13 синхронизации формируются сигналы управления, которые приводят к переключению коммутаторов 19, 28 и 29 соответственна ° Коммутатор f9 подключает выход регистра 1 сдвига через коммутатор 18 к первому входу сумматора 9. Этим обеспечивается сдвиг в регистре 1 двоичного кода накопленной суммы коэффициентов А>

В, С „ на один разряд или умножение этой суммы на два.

Коммутатор 28 подключает выход регистра 8 сдвига к его информационному входу, а коммутатор 29 подключает выход регистра 4 сдвига к своему входу. В результате этого в регистре

4 сдвига запоминаются двоичные коды коэффициентов А» В <, С./, а в регистре 8 сдвига — двоичные коды коэффициентов А, В, С, где ь = 2, 3, ...,пЛ

Спустя и тактов после переключения коммутатора 19 на седьмом выходе блока 13 синхронизации формируется сигнал управления, который возвраща30 ет коммутатор 19 в исходное состояние.

Цепь циркуляции кодов в регистре

1 сдвига вновь замыкается через элемент 15 задержки, коммутаторы 18 и 19 и сумматор 9.

В течение 3 и тактов после начала вычислений интегро-дифференциальный вычислитель работает так же, как и на первых Зп тактах работы. В регистре t сдвига накапливаются и стар„40 ших разрядов суммы произведений величин Х; „, У„, „и Х„на двоичные

I коды коэффициентов А„, В„, С„ соот.— ветственно. Согласно соотношению (4) этот результат соответствует выход45 ной величине Y первого звена интег1,/ ро-дифференциального преобразования на 1 -м шаге вычислений. Спустя 2 и тактов после начала вычислений на пятом выходе блока 13 синхронизации формируется на время .h (h — 1) тактов сигнал управления, который при- . водит к переключению коммутаторов

25 и 26. Если до переключения коммутаторы 25 и 26 объединяли регистры

5 и 6 сдвига в кольцевой регистр на слов по и разрядов в каждом, то после переключения коммутаторов 25 и 26 выход регистра 5 сдвига соединяется с его входом через коммутатор

25, а выход регистра 6 сдвига подключается к своему входу через коммутатор 26. После этого в регистре

5 сдвига емкостью в и — 1 слово па и разрядов каждое осуществляется хранение последовательности величин

У „-/, где ь= 1, 2, ..., и — 1, а в регистре 6 сдвига запоминается величина У„; . Спустя (п — 1) /1 тактов после переключения коммутаторов

25 и 26 на пятом выходе блока 13 синхронизации формируется сигнал управления, возврагающий коммутаторы

25 и 26 в исходное состояние ° В этом случае выход регистра 6 сдвига подключается через коммутаторы 23 и

25 к входу регистра 5 сдвига, выход которого соединяется через коммутатор 26 к входу регистра 6 сдвига.

Регистры 5 и 6 сдвига вновь объединяются в кольцевой регистр сдвига на и слов по и разрядов в каждом.

Таким образом осуществляется сдвиг последовательности величин У ! 1- / где ь = 1, 2, ... и, на одно слово в кольцевом регистре сдвига, образованном регистрами 5 и 6.

Спустя 3 и после начала вычислений на (— 1)-м шаге или к моменту начала вычислений для второго звена интегро-дифференциального преобразования в регистре 5 сдвига содержится последовательность величин У»<, I

У,;„,..., Y „, а в регистре 6 сдвига величина Г

Во время первых и тактов вычислений для второго звена интегро-дифференциального преобразования на 1 -м шаге на восьмом и четвертом выходах блока 13 синхронизации формируются сигналы управления, которые переключают коммутаторы 20, 18, 21, 23 соответственно.

Импульсный сигнал четвертого выхода блока 13 синхронизации поступает на вход и -разрядного распределителя

42 импульсов, на первом выходе которого начинает действовать импульс, открывающий первые элементы И 34 и 35.

Двоичный код абсолютного значения Ч j выходной величины интегро-диф1,i ференциального преобразования первого порядка сдвигается с выхода регистра 1 сдвига через элемент 15 задержки, формирователь 1 1 дополнительного кода и первый элемент И 34 на

1108445

19 первую виходную шину 47 частотного преобразования интегро-дифференциального вычислителя. Знак выходной величины интегро-дифференциального преобразования первого порядка поступает с второго выхода блока 12 формирования знака через первый элемент

И 35 на первую выходную шину 48 знака частного преобразования интегродифференциального вычислителя.

Двоичный код выходной величины (. первого звена интегро-дифферен1 1 циального преобразования также сдвигается с выхода регистра сдвига через элемент 15 задержки, формиро- 15 ватель 11 дополнительного кода, коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого последовательность величин Уг -1 (З 1-1 ° Y„; 1

I 1 I сдвигается в регистр 6 сдвига. 20

Кроме этоого, величина Y - сдви1, гается с выхода регистра 1 сдвига через элемент 15 задержки, формирователь 11 дополнительного кода, коммутаторы 21 и 22 в регистр 3 сдвига в 25 качестве входного сигнала Х2 для ,1 второго звена интегро-дифференциального преобразования.

Величина . в это время сдви1 1-1 гается с выходЯ регистра 6 сдвига 30 через коммутаторы 27 и 20 в регистр

2 сдвига в качестве входного сигнала Х „ для второго звена интегроI дифференциального преобразования.

В последующие и тактов с выхода регистра 6 сдвига сдвигается двоичный код величины "Y » 1, который

I через коммутаторы 27 и 20 записывается в регистр 2 сдвига. Таким обра-. зом, в кольцевой регистр сдвига, образованный объединением регистров

2 и 3, записываются начальные условия Х2, 1-1, Y2,,„, X „, необходимые для выполнения вычислений для второго звена интегро-дифференциаль45 ного преобразования.

В первые 311 тактов вычислений для второго звена интегро-дифференциального преобразования на шестом выходе блока 13 синхронизации формируется сигнал управления, который переключает коммутаторы 28 и 29. В этом случае с выхода регистра 8 сдвига через коммутатор 29 сдвигаются в регистр 4 сдвига двоичные коды коэффициентов А, В и С для второго зве11а интегро-дифференциального преобразования, а двоичные коды коэффициентов А, В, С1 с выхода регистра 4 сдвига сдвигаются через коммутатор 28 на вход регистра 8 сдвига.

Спустя 3 и тактов коммутаторы 28 и

29 возвращаются в исходное состоя-! ние. Поэтому во время вычислений для второго звена интегро-дифференциального преобразования в регистре 4 сдвига хранятся коэффициенты А, В, С, а в регистре 8 сдвига — коэффициенты А„, В, С,,Аз, В C» А,1, В4, Clt ° 49 Ah» Bhy Ср °

Таким образом, в регистры 2, 3 и

4 сдвига записываются двоичные коды начальных условий и коэффициентов, необходимые для выполнения вычислений второго звена интегро-дифференциального преобразования, которые выполняются аналогично вычислениям для первого звена интегро-дифференциального преобразования.

После окончания вычислений интегро-дифференциального преобразования второго порядка на четвертом выходе блока 13 синхронизации вырабатывает. ся импульс, который проходит на выход второго разряда распределителя 42 импульсов и на первые входы вторых элементов И 34 и 35. С выхода регистра 1 сдвига через элемент 15 задержки, формирователь 11 дополнительного кода и второй элемент И 34 на вторую выходную шину 47 частного преобразования интегро-дифференциального вычислителя сдвигается двоичный код абсолютного значения tY,;I я выходной величины интегро-дифференциального преобразования второго по рядка. Одновременно с второго выхода блока 12 формирования знака через второй элемент И 35 на вторую выходную шину 48 знака частного преобразования поступает знак выходной велйны интегро-дифференциального преобразования второго порядка.

Вычисления для всех последующих звеньев интегро-дифференциального преобразования до ь -го звена включи» тельно выполняются аналогичным образом.

Вычисления на (i + 1)-м шаге вычислений и всех последующих для всех

11 звеньев интегро-дифференциального преобразования осуществляются анало гично, Одновременно с интегро-дифференциальными преобразованиями от перво, го до:n--ro порядка интегро-дифферен22

21 циальный вычислитель формирует согласно выражению (5) величину сложного интегро-дифференциального преобразования. С помощью группы элементов

И 41 задают переключательные функции

6, которые определяют функцию и вид сложного интегро-дифференциального преобразования. Группа элементов И 41 подключает выход первого разряда распределителя 42 импульсов к первому входу элемента ИЛИ 40, если выходная величина интегро-дифференциального преобразования первого порядка входит в состав сложного интегро-дифференциального преобразования, т.е. 15 ф 1. Аналогично, выход f.-ro.разряда распределителя 42 импульсов подключается элементом И группы 41 к соответствующему 1-му входу элемента

ИЛИ 40, если выходная величина интег- 20 ро-дифференциального преобразования

g-ro порядка входит в состав сложного интегро-дифференциального преобразования, т.е. 6 = 1. На выходе элемента ИЛИ 40 формируется управляю- >5 щий сигнал, который открывает элемент

И 36 во время сдвига с выхода регистра 1 сдвига выходных величин У

I звеньев интегро-дифференциального преобразования, соответствующих за- зо данным переключательным переменным

6 = 1, 8 = 1, 2. ..,,и . Двоичный код выходной величины 7 ; заданного

g- ro з вена ин те гро-диффере нциал ьно го преобразования под действием импуль5 сов десятого выхода блока 13 синхронизации сдвигается с выхода регистра

1 сдвига через элемент 15 задержки, элемент И 36 и сумматор 31 на информационный вход h -разрядного регистра40

30 сдвига и записывается в него, начиная с младшего разряда. Двоичный код выходной величины Y +».. следую,1 щего заданного, например 7, + %)-ro интегро-дифференциального преобразо- 4 вания, поступая аналогичным образом на вход сумматора 31, суммируется с двоичным кодом величины (;, кото рый сдвигается с выхода регистра 30 сдвига, и записывается под действием импульсов десятого выхода блока 13 синхронизации вновь в регистр 30 сдвига, где формируется двоичный код выходной величины 2; сложного интег- ро-дифференциального преобразования на i -м шаге вычисления. !

После каждого 1 -ro шага вычислений в течение и тактов следующего (1 + 1)-го шага вычислений интегродифференциальный вычислитель выдаеч на выходах 45 и 46 соответственно

Ф двоичный код абсолютной величины и сигнал знака сложного интегро-дифференциального преобразования (5). Если величина Z отрицательна, то в

1 регистре 30 сдвига записан дополни1 тельный двоичный код, единичный сигнал знака которого в и -м такте 1--го шага вычислений с выхода сумматора

31 поступает через элемент И 37 на вход триггера 33, устанавливая его в единичное состояние. Единичный сигнал триггера 33 открывает элемент

И 38, через который на выход 45 с девятого выхода блока 13 синхронизации поступает единичный сигнал отрицательного знака величины Z сложного интегро-дифференциального преобразования. Дополнительный двоичный код величины Z; сдвигаемый с выхода регистра 30 сдвига, преобразуется формирователем 32 дополнительного кода в прямой код абсолютной величины I Z;) сложного интегро-дифференциального преобразования (5) и выдается через элемент И 39 на выход 46 в виде последовательного двоичного кода.

Если величина Z, положительна, то триггер 33 сохраняет нулевое состояние, а формирователь 32 дополнительного кода пропускает без изменения прямой двоичный код регистра 30 сдвига на выход 46 интегро-дифференциального вычислителя. В этом случае элемент И 38 закрыт нулевым сигналом прямого выхода триггера 33 и на выходе 45 действует нулевой сигнал положительного знака величины

Блок 12 формирования знака и блок

13 синхронизации работают в процессе вычислений следующим образом.

Знак входной величины Х 1 .содержится в первом разряде двухраэрядного регистра 49 сдвига блока 12 формирования знака.

Знак выходных величин звеньев интегро-дифференциального преобразования с первого по п -й содержится в регистре 50 сдвига на и + 1 разряд блока 12 формирования знака.

Знаки коэффициентов Ар, f, = =1, 2, ..., и, содержится в регистре

51 сдвига блока 12 формирования знака

Знаки коэффициентов В и С, К

2, ..., п, всегда положительны и не требуют предварительной. установки.

1108445

23

Генератор 60 тактовых сигналов блока 13 синхронизации вырабатывает последовательность импульсов частоты которая делится распределителем

61 импульсов на и раз и затем задерживается элементом 62 задержки на длительность тактового импульса. Последовательность импульсов частоты

j/n на выходе ri --го разряда распрецелителя 61 импульсов (шина 70 третье 0 го выхода блока 13 синхронизации) определяет п -е такты работы интегродифференциального вычислителя, а последовательность импульсов частоты

Е/и на выходе первого разряда рас- 15 пределителя 6 1 импульсов (шина 69 второго выхода блока 13 синхронизации) задает первые такты работы.

Счетчик 63 выполняет деление на

За частоты выходной последовательнос .0 ти импульсов элемента 62 задержки.

Выходная последовательность импульсов счетчика 63 частоты /3 и делится на и раз делителем 64 частоты, на выходе которого формируется после-!5 довательность импульсов частоты

f/3 и з, период следования которых определяет один шаг вычислений. С помощью дешифратора 66, входы которого подключены к выходам триг- 30 геров счетчика 63, формируются пять последовательностей импульсов заданной длительности и периода следования, которые необходимы для управления работой интегро-дифференциально35 го вычислителя (шины 71-75 четвертого — восьмого выходов блока 13 синхронизации соответственно).

Каждый шаг вычислений в интегродифференциальном вычислителе начинается в момент генерации импульсов на выходе делителя 64 частоты блока

13 синхронизации, который устанавливает триггер 65 в единичное состояние и сдвигает на один разряд инфор45 мацию о знаке входной величины в регистре 49 сдвига блока 12 формирования знака. В результате сдвига в первый разряд регистра 49 записывается знак входной величины на текущем z --м шаге, сигнал которого дейст50 вует на шине входа 43 знака входной информации вычислителя, а знак входной величины на предыдущем (i — 1)-м шаге сдвигается иэ первого разряда во второй разряд регистра 49 сдвига.

На прямом выходе триггера 65 (шина 76 девятого выхода блока 13 синхронизации) формируется сигнал, который

24 с помощью коммутаторов 52 и 53 подключает выходы регистра 49 или 50 сдвига к входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 56 и коммутатора 54 соответ.ственно. Коммутатор 54 по сигналам трехканального распределителя 55 импульсов опрашивает последовательно через каждые,й тактов выходы элемен" та ИСКЛЮЧАЮЩЕЕ ИЛИ 56, регистра 50 сдвига и коммутатора 53. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 56, входы которого подключены к выходу регистра 51 сдвига и через коммутатор 52 к выходам регистров 49 и 50 сдвига, формируется сигнал знака произведения А1 Х; „или А Х ; „= A L|Yp

2, 3, ...,и

На выходе и -го разряда регистра

50 сдвига формируется сигнал знака произведения Вр y « 1, 1 1, 2, I и а на выходе коммутатора 53 — сиг нал знака произведения С1 Х или

М

СР Х ; = С У 11, 6 2, 3, ° ° ° у и °

Таким образом, на выходе коммута" тора 54 (шина 58 первого выхода блока 12 формирования знака) каждые тактов последовательно во времени действуют на сигналы знаков произведений Ар Хр l, ВрХр; 1 и СрХу; >

6=1, 2, ...,n.

На выходной шине 59 второго выхода блока 12 формирования знака действует сигнал выхода первого разряда регистра 50 сдвига, в который с выхода сумматора 9 по шине 57 записывается и -й знаковый разряд выходных величин Yg „, где = 1, 2, всех звеньев интегро-дифференциального преобразования.

Выходная последовательность импульсов генератора 60 тактовых сигналов, действующая на шине 77 десятого выхода блока 13 синхронизации, осуществляет синхронизацию сдвига информации в регистрах 1-8 и 30 сдвига, Одиночный импульс на шине 78 один" надцатого выхода блока 13 синхронизации формируется генератором 67 одиночных импульсов, запуск которого осуществляется коммутатором 68, выполненным, например, в виде кнопочного переключателя.

Последовательность импульсов, действующая на шине 79 двенадцатого выхода блока 13 синхронизации через каждые и тактов, поступает на входы сброса сумматоров 9 и 31, а также формирователей 10, 11 и 32 дополни25 1108445 тельного кода, выполняя сброс триггеров, которые могут быть использованы при реализации этих блоков.

Технико-экономический эффект пред-, ложенного интегро-дифференциального вычислителя заключается в расширении функциональных возможностей. Интегродифференциальный вычислитель реализует функции интегро-дифференциальноI 1П

Коэффициенты в рекуррентной формуле

У;АХ 1+ PY11 + СХ;

Передаточная функция звена

W<(P) I

Q/2Ò

1l/гт

-ь/7 е

-К/1) 1, — T(1 — S)j

ytht>- т(! — В)) TP+1

TP (1 — В)

kТ

1l (1 — В) h

3(ТР

ТР+ 1 — (в+ Т)

К Т

k(TP + 1) 0 гт, -

Т, „тв+ i т,в

2Т1 +Ъ гт

К

-n/T — (въ+ (т, — т,>(1 — в)) С

„тв+ 1 т,в+ 1

2(1+ + т

Т, ) 1,г

К(1 + — + Т P) - - - .(! )

1 кт ь2

Т Р % гт„т, го преобразования n -ro порядка и выполняет функции сложного интегро-дифференциального преобразования (5) путем формирования дополнительного выходного сигнала, составленного из

Ф % выходных сигналов заданных звеньев интегро-дифференциального преобразования от первого до h -го порядка включительно.

1108445

Составитель А.Чеканов

Редактор Л.Алексеенко Техред Т.Дубинчак Корректор О.Тигор

Заказ 5866/35 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4