Цифровой интегратор

 

I. ЦИФРОВОЙ ИНТЕГРАТОР содержащий масштабный блок, сумматор подынтегральной функции, регистр подынтегральной функции, первый эле-, мент задержки, первый элемент ИЛИ, блок умножения, сумматор остатка -«нтеграла , регистр остатка интеграла, , второй элемент задержки, второй элемент ИЛИ, блок квантования, первый и второй блоки коммутации, первый счетчик по модулю d, третий элемент задержки и блок сравнения, причем выход переноса сумматора подынтегральной функции соединен через первый элемент задержки с входом переноса сумматора подынтегральной функции , выход суммы которого соединен . с первым уходом блока умножения и с первым входом первого элемента ИЛИ, второй вход которого соединеТй с первым выходом первого блока коммутации , выход регистра подынтегральной функции соединен с входом первого слагаемого сумматора подынтегральной функции, выход блока умножения соединен с входом первого слагаемого сумматора остатка инте .грала, выход переноса которого соединен через второй элемент задержки с входом переноса сумматора остаткаинтеграла , вход второго слагаемого которого соединен с выходом регистра остатка интеграла, а выход суммы соединен с первым входом блока квантования, первый выход которого соединен с первым входом второго Элемента ИЛИ, второй вход которого соединен с вторым выходом первого блока коммутации, первый, второй, третий и четвертый входы второго блока коммутации соединены с выходами переноса и суммы сумматора подынтегральной функции и сумматора остатка интеграла соответственно, первый и второй выходы второго блока коммутации соединены с вычитающим и суммирующим входами.первого i счетчика по модулю d, первый установочный вход которого соединен с (Л выходом третьего элемента задержки, а выход соединен .с первым входом блока сравнения, первый и второй входы масштабного блока соединены ,соответственно с входом приращения подынтегральной функции цифрового интегратора и входом масштабного сигнала цифрового интегратора, первый , второй и третий входы первого 4 to блока коь« утации соединены соответственно с входом выбора номера цифрового интегратора, с входом начального значения подынтегральной функции и входом начального значения Ьстатка интеграла цифрового интеграел тора, второй вход блока умножения, второй установочный вход первого счетчика по модулю d и пятый вход второго блока коммутации соединены с входом приращения переменной интегрирования цифрового интегратора, .второй вход блока квантования и.шестой входвторого блока коммутации соединены соответственно с входом сигнала выделения остатка цифрового интегратора и входом стробирующих сигналов цифрового интегратора,третий вход масштабного блока и входы сброса

(19) (И) СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (.21) 3433451/18.-24 (22) 30.04.82 (46) 15. 09. 83. Вюл. Р 34 . (72) В.Ф. Гузик, И.М. Криворучко и Л.A. Попова (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (53) 681 ° 32(088.8) (56) 1. Авторское свидетельство СССР

Р 328482, кл. G 06 F 7/64, 1971.

2. Авторское свидетельство СССР

9 357570, кл. G 06 F 7/64, 1971.

3. Авторское свидетельство СССР

9 732920, кл. G 06 Р 7/64, 1979 (прототип). (54) (57) 1. ЦИФРОВОЙ ИНТЕГРАТОР, содержащий масштабный блок, сумматор

;подынтегральной функции, регистр подынтегральной функции, первый эле-, мент задержки, первый элемент ИЛИ, блок умножения, сумматор остатка -интеграла, регистр остатка интеграла, второй элемент задержки, второй эле- ., мент ИЛИ, блок квантования, первый и второй блоки коммутации, первый счетчик по модулю d, третий элемент задержки и блок сравнения, причем выход переноса сумматора подынтегральной функции соединен через первый элемент задержки с входом переноса сумматора подынтегральной функции, выход суммы которого соединен с первым входом блока умножения и е с первым входом первого элемента

ИЛИ, второй вход которого соединен с первым выходом первого блока коммутации, выход регистра подынтег.ральной функции соединен с входом первого слагаемого сумматора подын- тегральной функции, выход блока ум- . ножения соединен с входом первого слагаемого сумматора остатка инте.грала, выход переноса которого соединен через второй элемент задержки с входом переноса сумматора остатка. интеграла, вход второго слагаемого которого соединен с выходом регистра остатка интеграла, а выход суммы соединен с первым входом блока квантования, первый выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом первого блока коммутации, первый, второй, третий и четвертый входы второго блока коммутации соединены с выходами переноса и суммы сумматора подынтегральной функции и сумматора остатка интеграла соответственно, первый и второй выходы второго блока коммутации соединены с вычитающим и суммирующим входами первого счетчика по модулю d, первый уста- Е новочный вход которого соединен с выходом третьего элемента задержки, а выход соединен с первым входом блока сравнения первый и второй входы масштабного блока соединены ,соответственно с входом приращения подынтегральной функции цифрового интегратора и входом масштабного риий сигнала цифрового интегратора, первый, второй и третий входы первого блока коммутации соединены соответ- ДйЬ ственно с входом выбора номера цифрового интегратора, с входом начального значония подынтегральной функ- („ ции и входом начального значения

Ьстатка интеграла цифрового интегратора, второй. вход блока умножения, второй установочный вход первого счетчика по модулю d и пятый вход второго блока коммутации соединены с входом приращения переменной ин- в тегрирования цифрового интегратора, .второй вход блока квантования И,шесТой вход второго блока коммутации соединены соответственно с входом сигнала выделения остатка цифрового интегратора и входом стробирующих сигналов цифрового интегратора, третий вход масштабного блока и входы сброса

1042015 регистра подынтегральной функции, регистра остатка интеграла, первого счетчика по модулю d третий вход блока квантования соединены. с входом сброса цифрового интегратора, четвертый вход масштабного блока, четвертый вход блока квантования, вход третьего элемента задержки и управляющий вход блока сравнения соединенц с входом конца итерации цифрового интегратора, второй выход блока квантования подключен к выходу приращения интеграла, а выход блока сравнения — к выходу контроля цифрового интегратора, о т л и ч а юшийся тем,.что, с целью сокращения аппаратурных затрат, в него введены второй и третий счетчики по модулю и и группа элементов задерж; ки, причем вычитающий и суммирующий входы второго счетчика по модулю d соединены соответственно с третьим и четвертым выходами второго блока коммутации, пятый выход которого подключен к суммирующему входу третьего счетчика по модулю d, входы текущей установки второго и третьего счетчиков по модулю d соединены с выходом третьего элемента задержки, а входы начальной установки этих счетчиков соединены с входом сброса цифрового интегратора, единичные выходы каждого разряда третьего счетчика по модулю d соединены через элементы задержки группы с информационнычи входами второго счетчика . по модулю 1 выход которого соединен с вторым входом блока сравнения, выход масштабного блока соединен с входом второго слагаемого сумматора подынтегральной функции и седьмым входом второго блока коммутации, выход первого элемента ИЛИ соединен с информационным входом регистра подын;тегральной функции и с восьмым вхо" дом второго блока коыкутации, выход . второго элемента ИЛИ соединен с информационным входом регистра остатка интеграла и девятью входом второго блока коммутации, выход регистра остатка интеграла соединен с десятым входом второго блока коммутации.

2. Интегратор по п. 1, о т л и ч а ю шийся тем, что второй блок ком-. мутации содержит элемент ИЛИ-НЕ, двенадцать элементов И, четыре элемента

ИЛИ и три элемента НЕ, причем выходы первого, второго, третьего и четвертого элементов И соединены с первьм, вторым, третьим и четвертым входами первого элеМента ИЛИ соответственно, выход которого соединен с первым выходом блока, выходы пятого и шестого элементов И соединены с первым и вторым входами второго элемента ИЛИ соответственно, выход которого пЬдключен к второму выходу блоха, выхо.ды седьмого и восьмого элементов И соединены с первым и вторым входами третьего элемента ИЛИ соответственно, выход которого соединен с третьим выходом блока, выход первого элемента

НЕ соединен с первым входом четвертого элемента И, первый вход блока подключен через .второй элемент НЕ к первому входу восьмого элемента И, выход девятого элемента И подключен к первому входу седьмого элемента И, второму входу восьмого элемента И и через третий элемент НЕ - к первому входу десятого элемента И, выход которого соединен с четвертым выходом блока, а второй вход - с первым входом блока, второй вход блока подключен к первому входу первого элемента И, третий вход блока соединен с первым входом второго элемента И, четвертый вход блока соединен с первым входом одиннадцатого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с пятью .выходом блока, пятый вход блока соединен.с первыми входами третьего и пятого элементов И, шестой вход .блока соединен с вторым входом четвертого элемента"И и первым входом шестого элемента И, седьмой вход блока соединен с первым входом двенадцатого элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, восьмой вход блока сое- . динен с первым входом девятого элемента И, девятый вход блока соединен с вторыми входами девятого, пятого и шестого .элементов И, входом первого элемента НЕ, первым и вторым входами элемента ИЛИ-НЕ, выход которого соединен с вториа входом второго элемента И, второй вход третьего элемента И подключен к девятому входу блока, десйтый вход блока соединен с третьими входами второго, третьего, четвертого, пятого, шестого, восьмого и десятого элементов

И .и с вторыми входами первого, седьмого, одиннадцатого и двенадцатого элементов. И.

1042015

Цель изобретения — сокращение аппаратурных затрат.

Поставленная цель достигается тем,, что в цифровой интегратор, содержащий масштабный блок, сумматор подынтегральной функции, регистр подынтегральной функции, первый элемент задержки, первый элемент ИЛИ, блок умножения, сумматор остатка интеграла, регистр остатка интеграла, второй элемент задержки, второй элемент ИЛИ, блок квантования, первый и второй блоки коммутации, первый счетчик по модулю d, где d - значение .модуля, по которому производится контроль,, третий элемент задержки и блок сравнения, причем выход переноса сумматора подынтегральной функции соединен через первый элемент задержки с входом переноса сумматора подынтегральной функции, выход суммы которого соединен с первым входом блока умножения и с первым входом первого элемента ИЛИ, второй вход которого соединен с первым выходом первого блока коммутации, выход регистра подынтегральной функции соединен с выходом первого слагаемого сумматора подынтегральной функции, выход блока умножения соединен с входом первого слагаемого сумматора остатка интеграла,- выход

Изобретение относится к вычислительной технике и предназначено для использования в цифровых интегрирующих структурах (ЦИС). Известны цифровые интеграторы, со- держащие регистр и сумматор подынтег- 5 ральной функции, .блок умножения, регистр и сумматор остатка интеграла, выходной блок и предназначенные для использования в цифровых интегрирующих.структурах с фиксированной запя- 10 той и одноразрядными приращениями Щ. и (2) .

Основнь1м недостатком укаэанных цифровых интеграторов является отсутствие контроля за достоверностью их функционирования., что очень важно при использовании цифровых интег рирук цих структур в системах управ ления ответственными процессами.

Наиболее близким по технической,ф сущности к изобретению является цифровой интегратор, содержащий мас-. штабный .блок, сумматор подынтегральной функции, регистр подынтегральной функции, блок умножения,.сумма-" р5 тор остатка интеграла, регистр остатка интеграла, блок квантования,. блок свертки приращения подынтеграЛь-. ной функции, блок свертки подь1нтегральной Функции, блок свертки остатка интеграла, блок коммутации, сумматор по модулю d, счетчик- по моду лю d блок сравнения, причем выход масштабного блока соединен с входом -блока свертки приращения подынтегральной. Функции, выходы которого соединены с входом блока коммутации и входом сумматора подынтегральной функции, второй вход которого соеди-,. нен с выходом регистра подынтегральной функции, вход которого соединен 40 с выходом блока свертки подынтеграль ной функции, второй выход которого соединен с входом блока коммутации, первый выход сумматора подынтеграль-, ной функции соединен с входом блока .45 коммутации, с входом блока свертки подынтегральной функции и входом блока умножения, а второй выход - с другим входом блока коммутации, выход блока умножения соединен с вхо- 50 дом сумматора остатка интеграла, второй вход которого соединен с вы ходом регистра остатка интеграла, вход которого соединен с выходом блока свертки остатка интеграла, второй выход которого соединен с входом блока коммутации, первый"вы-. ход сумматора остатка интеграла соединен с входом блока коммутации, с входом блока свертки остатка интег-: рала и с входом блока квантования, 60 второй выход сумматора остатка интеграла соединен с входом блока коммутации, выходы которого соединены с входом сумматора по модулю Й и входом счетчика по модулю d, выход б5 сумматора по модулю д соединен с входом блока сравнения, второй вход которого соединен с выходом счетчи ка по модулю d, вход масштабного блока является входом приращения подынтегральной функции цифрового интегратора, второй вход блока умножения является входом приращения переменной интегрирования цифрового интегратора и объединен с входом блока коммутации вторым входом сумматора по модулю d, выход блока квантования является выходом цифрового интегратора, а выход блока сравнения является выходом контроля цифрового интегратора (31 .

Описанный цифровой интегратор наряду с выполнением операции численного интегрирования обеспечивает оперативный аппаратный контроль за выполнением этой операции, что позволяет использовать его в системах управленйя ответственными процессами и подвижными объектами.

Основным недостатком данного цифрового интегратора является то, что организация оперативного аппаратного контроля в нем требует все-.таки сравнительно больших затрат оборудования, в то же время при использовании цифровых интеграторов в системах управления подвижными объектами к ним предъявляются жесткие требования не только по надежности, но и по затратам оборудования.

10420.15

40 переноса которого соединен через второй элемент задержки с входом переноса сумматора остатка интеграла, вход второго слагаемого которого соединен с выходом регистра остатка интеграла, а выход суммы сое5 динен с первым входом блока квантования, первый выход которого соеди,нен с первым входом второго элемента ИЛИ, второй вход которого соеди- . нен с вторым выходом первого блока коммутации, первый, второй, третий и четвертый входы второго блока коммутации соединены с выходами перено-, са и суммы сумматора подынтегральной функции и сумматора остатка ин- 15 теграла соответственно, первый и второй выходы второго блока коммутации соединены с вычитающим и суммирующим входами первого счетчика по модулю d, первый установочный р0 вход которого соединен с выходом третьего элемента задержки, а выход соединен с первым входом блока сравнения, первый и второй входы масштабного блока соединены соответст- 25 венно с входом приращения подынтегральной функции цифрового интегратора и входом масштабного сигнала цифрового интегратора,.первый, второй и третий входы первого блока 30 коммутации соединены соответственно с входом выбора номера цифрового интегратора, с входом начального значения подынтегральной функции и входом начального значения остатка интеграла цифрового интегратора, второй вход блока умножения, второй установочный вход первого счетчика по модулю Й и пятый вход второго блока коммутации соединены с входом приращения переменной интегрирования цифрового интегратора, второй вход блока квантования и шестой вход второго блока коммутации соединены соответственно с входом сигнала выделения остатка цифрового 45 интегратора и входом .стробирующих сигналов цифрового интегратора, третий вход масштабного блока и входы сброса регистра подынтегральной функции, регистра остатка интеграла, первого счетчика по модулю d, третий вход блока квантования соединены с входом сброса цифрового интегратора, четвертый вход масштабного блока, четвертый вход блока квантования,,вход третьего элемента задержки и управляющий вход блока сравнения соединены с входом конца итерации цифрового интегратора, второй выход блока квантования подключен к выходу приращения интеграла, а выход 60 блока сравнения — к выходу контроля цифрового интегратора, введены второй и третий счетчики по модулю d и группа элементов задержки, причем вычитающий и суммирующий входы вто- 65 рого счетчика по модулю d соединены соответственно с третьим и четвертым (выходами второго блока коммутации, пятый выход которого подключен к суммирующему входу третьего счетчика по модулю d, входы текущей установки второго и третьего счетчиков ло модулю d соединены с выходом третьего элемента задержкн, а входы начальной установки этих счетчиков соединены с входом сброса цифрового интегратора, единичные выходы каждого разряда третьего счетчика по модулю d соединены через элементы за,держки с информационными входами второго счетчика по модулю d„ выход которого соединен с вторым вхо,Ф дом блока сравнения, выход масштабного блока соединен с входбм второго слагаемого сумматора подынтегральной функции и седьмым входом второго блока коммутации, выход первого элемента ИЛИ соединен с информационным входом регистра подынтегральной функции и с восьмым входом второго. блока коммутации,. выход второго элемента ИЛИ соединен с информационным входом регистра остатка интеграла и девятым входом второго блока коммутации, выход регистра остатка интеграла также соединен с десятым входом второго блока коммутации.

Кроме того, второй блок коммутации содержит элемент ИЛИ-НЕ, двенадцать элементов И, четыре элемента

ИЛИ и три элемента НЕ, причем выходы первого," второго, третьего и четвертого элементов И соединены с первым, вторым, третьим и четвертым входами первого элемента ИЛИ соответственно, выход которого соединен с первым выходом блока, выходы пятого и шестого элементов И соединены с первым и вторым входами второго элемента ИЛИ соответственно, выход которого подключен к второму выходу блока, выходы седьмого и .восьмого элементов И соединены с первым и вторым входами третьего элемента

ИЛИ соответственно, выход которого соединен с третьим выходом блока, выход первого элемента НЕ соединен с первым входом четвертого элемента

И, первый вход блока подключен че-. рез второй элемент НЕ.к первому входу восьмого элемента И, выход девятого элемента И подключен к первому входу седьмого элемента И, второму входу восьмого элемента И и через третий элемент НЕ - к перрому входу десятого элемента И, выход которого соединен с четвертью выходом бло- . ка, а второй вход - с первым входом блока; второй вход блока подключен к первому входу первого элемента И, третий вход блока соединен с первым входом второго элемента И,. четвертый

1042015 вход блока соединен с первым входом одиннадцатого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с пятым выходом блока, пятый вход блока соединен с первыми входами третьего и пятого элементов

И, шестой вход блока соединен с вторым входом четвертого элемента

И и первым входом шестого элемента

И, седьмой вход блока соединен с 10 первым вхбдом двенадцатого элемента

И, выход которого соединен с вторьа4 входом четвертого элемента ИЛИ, восьмой вход блока соединен с первЫм входом девятого элемента И, девя- 15 тый вход блока соединен с вторыми входами девятого, пятого и шестого элементов И, входом первого элемента НЕ, первым и вторым входами элемента ИЛИ-НЕ, выход которого соеди- 20 нен с вторым входом второго элемента И, второй Вход третьего элементаИ подключен к девятому входу блока, десятый вход блока соединен с третьи. ми входами второго, третьего, чет- . вертого, пятого, шестого, восьмого и десятого элементов И и с вторыми входами первого, седьмого, одиннад-:. цатого и двенадцатого элементов И .

На фиг. 1 представлена функциональная схема предлагаемого цифро- ° вого интегратора; на фиг. 2 — то .же, масштабного блока; на фиг. 3то же, блока квантования; на фиг.4то же, блока коммутации.

В состав цифрового интегратора (фиг. 1) входят масштабный блок 1, сумматор 2 подынтегральной функции, первый элемент задержки 3, блок 4 умножения, первый элемент ИЛИ 5, первый блок 6 коммутации, регистр 7 40 подынтегральной функции, сумматор 8 остатка интеграла, второй элемент задержки 9, блок 0 квантования, второй элемент ИЛИ 11, регистр 12 остатка интеграла, второй блок 13 45 коммутации, первый .счетчик 14 по модулю d, третий элемент задержки 15, . блок 16 сравнения, второй счетчик

17 по модулю .d, третий счетчик 18 по модулю Й, гРуппа -элементов за- держки 19, вход -20 приращения подынтегральной функции цифрового ин-: тегратора, вход 21 масштабного сиг;. нала цифрового интегратора, вход 22 выбора номера цифрового интегратора, вход 23 начального значения подынтегральной функции цифрового интегратора, вход 24 начального значения остатка интеграла цифрового интегратора, вход 25 приращения переменной интегрирования цифрового ин- Щ тегратора, вход 26 сигнала выделения остатка цифрового интегратора, вход

27 стробирующих сигналов цифрового, интегратора, вход 28 сброса цифрового интегратора, вход 29 конца Я итерации цифрового интегратора, выход 30 приращения интеграла циф рового интегратора и выход 31 контроля цифрового интегратора.

В состав, масштабного блока 1 (фиг. 2) входят первый элемент

ИЛИ 32, элемент И 33 положительных приращений, триггер 34, элемент

И 35 отрицательных приращений, второй элемент ИЛИ 36, обозначены соответственно первый, второй, третий и четвертый входы 37-40 и.выход 41 масштабного блока 1.

В состав первого блока 6 коммутации. входят два элемента И, первые входы которых соединены с первым входом, блока б коммутации, второй вход одного из этих элементов И соединен с вторым входом блока 6 коммутации, а второй вход другого элемента И соединен с третьим входом блока б коммутации, выходы этих двух элементов. И являются выходами блока б коммутации.

В состав блока 10 квантования (фиг. 3) входят первый элемент задержки 42, второй элемент задержки

43, первый элемент НЕ 44, первый элемент И 45, первый триггер 46, первый. элемент ИЛИ 47, второй эле- . мент И 48, второй элемент НЕ 49, третий элемент И 50,второй триггер

51, второй элемент ИЛИ 52, четвертый элемент И 53, пятый элемент И 54, шестой элемент И 55, седьмой элемент

И 56, первый второй, третий и четвертый входы 57-60, первый и второй выходы 61 и 62 блока 10 квантования.

В состав второго блока 13 коммутации (фиг. 4) входят первый элемент ИЛИ 63, первый 64, второй 65, третий бб и четвертый 67 элементы И, элемент ИЛИ-НЕ 68, первый элемент

НЕ 69, второй элемент ИЛИ 70, пя=тый 71 и шестой 72 элементы И, третий элемент ИЛИ 73, седьмой 74, восьмой 75 .и девятый 76 элементы И, второй 77 и третий 78 элементы НЕ, десятый элемент И 79, четвертый элемент ИЛИ 80, одиннадцатый 81 и двенадцатый 82 элементы И, первый, второй, третий, че:вертый, пятый, шестой, седьмой, восьмой, девятый и десятый входы 83-92 и первый, второй и третий выходы 93-95 второго блока 13 коммутации, В состав блока 16 сравнения входят два элемента И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого. соединены с выходами этих элементов И, а выход является выходом блока 16 сравнения, первый вход одного из элементов И соединен с первым входом блока 16 сравнения, а первый вход второго элемента И соединен со вторым входом блока 16 сравнения, третий вход которого соединен со

1042015

40 блока 1 и устанавливает триггер

34 в нулевое состояние, завершая тем самым выработку последовательно«го модифицированного дополнительного кода одноразрядного отрицательного приращения, приведенного к масштабу данной подынтегральной функции, которая также представляется в цифровом интеграторе в последовательном модифицированном дополнительном коде младшими разрядами вперед с двумя знаковыми разрядами и одним служебным, совпадающим по времени с сигналом конца итерации, который поступает, в последнем такте каждой итерации через вход 29 для подготовки блоков цифрового интегратора. к следу1ощей итерации. Приведенное таким образоМ к масштабу данной подынтегральной функции и переведенное из тернарной системы кодирования s последовательный модифицированный дополнительный код приращения д у поступает с выхода 41 масштабного блока 1 на вход сумматора 2, на второй вход которого с выхода регистра

7 поступает значение подынтегральной функции y(„,), вычисленное в предыдущей итерации (на первой итерации это .начальное значение подынтегральной функции). В цепь переноса комбинационного сумматора включен однотактный элемент 3 задержки,,служащий для образования переноса при сложении приращения подынтегральной функции с текущим значением подынтегральной функции. В результате вы- полнения операции суммирования на втором выходе сумматора 2 получается новое, значение подынтегральной функции

10

% шему знаковым разрядам, т.е. триг-. 5 гер 46 анализирует знак, а триггер ук у(к- ) дну где k — - номер итерации.

Новое значение подынтегральной . функции у со второго выхода сумматора 2 поступает на вход блока 4 умножения и через. элемент ИЛИ 5 на вход регистра 7. На второй вход блока 4 умножения поступают со входа 25 цифрового интегратора одноразрядные приращения переменной интегрирования

Ь х. Результат умножения значения у на приращение д< х с выхода блока 4 поступает на вход сумматора 8 ос-. татка интеграла, на второй вход которого поступает из -регистра 12 эначение остатка интеграла в„(„,), вычисленное в предыдущей итерации. В цепь переноса сумматора 8 включен однотактний элемент задержки 9, служащий для образования переноса при сложении результата умножения с текущим значением остатка интеграла.

Полученное в сумматоре 8 значение неквантованного приращения интеграла д"„ s поступает со второго выхода

60 на вход блока 10 квантования, в v- . тором происходит выделение -значения остатка интеграла s „, которое с первого выхода ьлока 10 поступает через элемент ИЛИ 11 в регистр 12, и происходит выделение квантованного приращения интеграла ь з, которое со второго выхода блока 10 подается на выход 30 цифрового интегратора.

Причем осуществляется это блоком 10 квантования следующим образом.

Значение неквантованного приращения интеграла д"„s поступает в блок

10 через вход 57 на вход. элемента задержки 42 и на вход элемента И 56, на второй вход которого поступает со входа 26 цифрового интегратора через вход 58 в каждой итерации сигнал выделения остатка интеграла длительностью (n-3) такта с 1-го по (n-3)-ий такт (и — число тактов в итерации, а (n-2), (n-1) и и-ый такты соответствуют знаковым и служебному разряду числа), который проводит квантование неквантованного приращения интеграла д .s выделяя в соответствии с алгоритмом работы цифрового интегратора с одноразрядными приращениями значение остатка интеграла, которое с выхода элемента

И 56 поступает на первый выход 61 блока 10 квантования и, не пропуская знаковые разряды, которые определяют квантованное приращение интеграла и анализируются триггерами 46 и 51. Выполняется это следующим образом.

Значение неквантованного приращения интеграла д„ s, поступающее на

М вход элемента задержки 42, задерживается на этом элементе задержки на такт (эта задержка выполняется для того, чтобы первый (старший) знаковый разряд совпал .по времени с сигналом конца итерации) и поступает на вход элемента И 45 и через элемент

HE 44 на вход элемента И 48,.а, задержавшись еще на один такт на элементе задержки 43 (эта задержка выполняется для того, чтобы и второй (младший) знаковый разряд, следующий на такт раньше первого (старшего) знакового разряда, совпал по времени с сигналом конца итерации с целью. обеспечения воэможности одновременного анализа обеих знаковых разрядов), поступает на вход элемента

И 50 и через элемент HE 49 на вход элемента И 53. A на вторые входы элементов И 45, 48, 50 и 53 поступает с входа 29 цифрового интегратора через вход 60 блока 10 сигнал конца итерации. В результате по зтому сигиалу триггеры 46 и 51 устанавливаются в состояния, соответствующие соответственно старшему и млад1042015

51 — переполнение знакового разряда.

Поскольку квантованные приращения интеграла являются одноразрядными и представляются в тернарной системе кодирования, то кодирование приращений осуществляется следующим образом: 01 — +1, 11 -1 и 00 - 0 т е. если

-по сигналу конца итерации триггер 46 устанавливается в нулевое состояние, а триггер 51 — в единичное, то на to выходе -элемента И 54 появляется единичный сигнал длительностью одной итерации, соответствующей положительному приращению интеграла +1, который через выход 62 по- 15 ступает на выход 30 цифрового интегратора, если же по сигналу конца итерации в единичное состояние yc". танавливаются оба триггера 46 и 51, то единичный сигнал длительностью одной итерации, соответствующий отрицательному приращению интеграЛа -1, появляется на выходе элемента И 55 и поступает через выход

62 также на выход 30 цифрового интегратора. Если же оба триггера 46 и 51 оказываются в нулевом состоянии, то приращения на выход 30 не выдаются, что соответствует значению приращения интеграла, равному 0

Одновременно в каждой итерации в цифровом интеграторе производится контроль хранения и передачи кодовой информации в регистрах 7 и 12 и контроль выполнения арифметических операций в сумматорах 2,8 и в блоке 4.

Производится этот контроль следующим образом.

Все выполняемые в интеграторе арифметические операции можно запи- 40 сать в ниде одной общей

< 5=(,)(„,)» « 1 «" .o(Id-i) 1ак как приращение переменной интегрирования Ь«х может принимать 45 значения +1 0 -1 о У d (так как система кодирования приращений — тернарная), то в зависимости от значения Ь„х эта общая операция, подлежащая контролю, и соответ- 5() ственно алгоритм контроля имеют разный вид.

Рассмотрим все три случая.

В первом случае значение Ькх =+1, 55

Ь « 5 = Ч (мл) »Ь„Ч 4 5о(м-») . (2) и контроль выполнения арифметических операций сводится к контролю суммирования трек чисел.

Получим алгоритм контроля. 40

При контроле по модулю d контрольная характеристика Яа числа а определяется по формуле

g =(3-(-()Io)(IIIoddß(IIIoä I() где N — количество единиц в коде

О двоичного числа а.

В соответствии с правилом, справедливым при сложении чисел в двоичной системе исчисления, известно, что

"а4й Йс. )»пер (3) где N0 и Nn — количество единиц в кодах чисел а и Ь)

N и Нп - количество единиц в сумме и переносе, тогда в нашем случае

„»14 "ь«Ч = "e "пер» (4) ! ,))с»»(Чбе(«d)")(с »Hnep (5) где NС и )Гпе — количество единиц в пер» сумме и переносе сумматора 2 подынтегральной функции) .Нс и Nnер - количество единиц в сумме и переносе сумматора 8 остатка интеграла.

Подставив значение Нс из выраже» ния (5) в выражение (4.), получим пЧ(«»)+ а«Ч "с "nep М о(к- )Hnер» тогда

1»Ч(к-»)» Кь«Ч» ) o(Ic<) =(%с) Мпер1ФМ пер» откуда () 1 H9(u») Не („4Y) "h„-3> ("с " пер) "пер <() <).

Переходя от выражения для чисел к выражению для их остатков по модулю, получим (tdë-(ицц, „ н,m,„IImoddß(modd)-(í,„ômoddI) (да) =(З-i-(<,»Н.„,+Н„„„Д(.аа ) (зал), откуда (ОЧ(„,)»б.,„,)(МЬ„Ч (то33) (Вой).=Р (""r » "nep Hnep»l(

Полученное выражение позволяет производить контроль выполнения общей операции (1) в случае., если

hIIX = +1 °

И происходит это следующим образом.

Перед началом выполнения каждой новой итерации (т.е. в конце предыдущей итерации) на вход элемента задержки 15 поступает со входа 29 цифрового интегратора сигнал конца итерации, и,. задержавшись на пол такта на этом элементе задержки 15, поступает на входы счетчиков 14, 17 и 18 для установки их в начальное состоя13 ние. При этом счетчик 14 по модулю

d, реализующий правую часть контрольного выражения (б), устанавливается в состояние, зависимое от значения приращения переменной интегрирования Д < х, и, так как в рассматриваемом случае д„х = +1, то счетчик 14 устанавливается в состояние (d-1); счетчик 18, который как уже отмечалось выше, вычисляет суммарную контрольную характеристику значений подынтеграль- 10 ной функции и остатка интеграла

Ц (;„. „„) + 0(k, I также устанавливается

a состояние, равное (d-1);. а счетчик 17, реализующий левую часть контрольного выражения (6), устанавли- 15 вается в начальное состояние, равное значению счетчика 18 и представлюящее собой суммарную контрольную харак-, теристику подынтегральной функции . и остатка интеграла, вычисленную на 7( предыдущей итерации перед занесением этих величин в соответствующие, регистры 7 и 12 (для первой итерации значение счетчика 18 представляет суммарную контрольную характерис- р5 тику начальных значений подынтегральной функции и остатка интеграла, которая вычисляется"при вводе этих величин). При этом вычисление суммарной контрольной характеристики подынтегральной Функции и остатка интеграла проводится до поступления. этих величин в регистры для того, чтобы обеспечить контроль хранения и передачи этих величин в регистрах

7 и 12, а группа элементов задержки

19 обеспечивает задержку на пол такта параллельного кода суммарной контрольной характеристики, вычисленной счетчиком 18, с целью записи ее в качестве начального значения в счет- 40 чик 17, так как счетчик 18 одновре". менно устанавливается.по этому же сигналу, поступающему с выхода эле мента задержки 15, тоже в начальное состбяние, но равное (d-1). После 45 установки счетчиков 14, 17 и 18 в начальное состояние, выполняемой сигналом конца итерации, начинается процесс вычислений новых значений подынтегральной Функции, приращения и остатка интеграла в новой итерации, Одновременно счетчиками 14, 17 и 18 производится вычисление контрольныхи проверочных характеристик в соответствии с контрольным выражением (.6). Причем, так как в рассматрива- емом случае д|,х = +1,, то элементы

И 71, 72 и 76 второго блока коммутации 13, на второй вход которых поступает со входа 25 через вход 91 единичный сигнал .в случае, если а х=. 0

1, закрыты, кроме того, закрыт элемент И 65, так как на первый его вход с выхода элемента ИЛИ-HE 68 единичный сигнал поступает лищь в том случае, когда на входах этого элемента ИЛИ-НЕ отсутствуют единичные сигналы, что имеет место лишь при дух = О, а элементы И 64, 66 и

67 открыты. Так как элемент И 64 открыт при любом значении d х элемент

И 66 открывается единичнь м сигналом, поступающим на второй вход его со входа 25 через вход 91 блока 13, при д„х = +1, а элемент И 67 открывается единичным сигналом, поступающим на первый его вход с выхода элемента НЕ 69, эа счет того, что на его вход единичный сигнал поступает лишь при Ь„х = -1, а при д х = +1, или dgx = О на вход элемента НЕ 69 постуйает нулевой сигнал. В то же время на первый вход элемента И 64, на первый вход элемента И 66 и на второй вход элемента И 67 поступают соответственно через второй вход 84, пятый вход 87 и шестой вход 88. блока 13 соответственно значение переноса (Nnep<) с первого выхода сумматора 2 и переноса и суммы (Nnep и

Ncg) с первого .и второго выхода сумматора 8. Одновременно на второй вход элемента И 64 и на третьи входы элементов .И 66 и 67 в каждом такте поступают со входа 27 цифрового интегратора через вход 92 блока 13 стробирующие сигналы, подключающие последовательно в течение такта через первый элемент И 64, третий элемент И 66, четвертый элемент .И 67, через элемент HJIH 63 и через выход

93 к вычитающему входу первого счетчика 14 по модулю с1 соответствующие разряды значений переноса Nqqp сумматора 2 и переноса Nq,.. и суммы с сумматора 8. В результате этот счет- чик 14 подсчитывает по модулю d количество единиц в этих величинах, реализуя тем самым правую часть контрольного выражения (6) .

В то же время, так как в рассматриваемом случае, т.е. при д„х =+1, элемент И 76 закрыт (этот элемент И открывается единичным сигналом, поступающим со входа 25 через вход

91 блока 13, лишь при d„.х -1), то элементы И 74 и 75 тоже закрыты, а на выходе элемента HE 78 присутствует единичный сигнал, который открыдает элемент И 79, на второй вход .которого поступает через первый вход 83 блока 13 значение приращения подынтегральной функции д„у с выхода масштабного блока 1. В результате по стробирующему сигналу, поступающему в каждом такте на третий вход элемента И 79 со входа 27 через вход

92 блока 13, это значение d„ у подается в каждом такте через открытый элемент И 79 и выход 94 блока 13 на вычитающий вход счетчика 17 по моду1 лю Й, который подсчитывает по модулю 6 количество единиц в величинед„1

16

l5 реализуя тем самым левую час2ь конт= рольного выражения (6) (суммарная контрольная характеристика значений подынтегральной функции и остатка интеграла Я(„,) " o(».„), вычисленная на предыдущей итерации, заносится в счетчик 17 в качестве начального значения в конце предыдущей итерации) »

Одновременно счетчик 18 по модулю й, ко - входу которого в каждом такте стробирующие сигналы со входа 27 через вход 92 подключают последовательно в течение такта через элемент

И 81 и соответственно элемент И 82 соответствующие разряды значения подынтегральной функции и остатка интеграла, подсчитывает суммарную контрольную характеристику подын.тегральной функции и остатка интег-, рала (Q

По окончании итерации через вход 29 0 поступает сигнал конца итерации, который поступает на вход блока сравнения 16 и разрешает сравнение значения счетчика 14, вычисляющего правую часть контрольного выражения (6), со значением счетчика 17, который вычисляет левую часть контрольного выражения (6). И если значение счетчика 14 не совпадает со значением счетчика 17, что свидетельствует об искажении иофрмации при З0 вычислениях или при хранении и передаче в регистрах, то блок сравнения

16 выдает на вход 31 контроля сигнал сбоя. Так производится контроль выполнения арифметических операций, 35 хранения и передачи информации в цифровом интеграторе в случае, если

Ькх = +1Bo втором случае значение Ь х =1, тогда контролируемая общая операция 40 (1) имеет внд

5 и- )с + 1 )э = ) )с + ) )пег

1 о(к -1) 2 г2

В получившееся выражение подставим значение Nс из выражения .(8), тогда

10 ))-M()(„„j Ng„q " oe) q+" (v. i) с2 пер2 откуда (7) () () 45

Ь (п-i) Ь сЧ одоп o(» -i) 50

Nq(q ()4 ь)ь„< = ь)е",t абвер((8) (Nc) )*оп ) N o(„.,„= @с., + Noep2

Но образование дополнительного кода в цифровом интеграторе при умножении нового значения подынтегральной функции на -1 производится инвертированием значения подынтегральной функции,с добавлением едини- 60 цы в младший разряд при суммировании со значением остатка в сумматоре 8, тогда

Ъ (No< )акоп п Нс1 +l

65 где (у(„„).>5». y) q — дополнительный код суммы y»,(и ь | y, °

В соответствии с выражением (3) запишем где n - количество разрядов в регистре подынтегральной функции.

Подставим значение (Ис,)*0„ в исходное выражение (9) получим

Переходя от выражения для чисел к выражению для их остатков по модулю, получаем . 9- - („(„„ ..(„<)j(mod))))(tnodd)+

+(-й Ь, 2й („,)1(п(о(Ы1 ()под д) =((д- ))-2)» х (Фодд)(йс2(Мпер2" „eÐ )(п)ВЦ})(тФ)одд) откуда

1((g(k-c) o(. «) (-"Ь») 2" 6o(k )М (()Ю"(о(()*

=5(d-))-2)(п)о()()) (Мс2+"лерг-"пер,) ()()1 юо ) >

Получившееся выражение позволяет производить контроль выполнения общей операции (1) в случае, если

Ькх = -1.

Контроль достоверности,функционирования цифрового интегратора в этом случае производится так же, как и в первом случае, когдаЬ),х = +1, за тем исключением, что счетчик 14 устанавливается в исХодное состояние, равное (d-n-2)(mod d), и стробирующие сигналы в каждом такте подключают последовательно. В течение такта к вычитающему входу этого счетчика соответствующий разряд значения иереноса Н„ер„сумматора 2 через элементы

И 64 и ЙЛИ 63 к суммирующему входу этого счетчика соответствующие разряды значений переноса 14пе и суммы

Ь)с2 сумматора 8 через элементы И 71 и 72, открытые единичным сигналом со входа 91 (через этот вход в блок

13 поступает приращениеьпх, равное в рассматриваемом случае -1 ), и через элемент ИЛИ 70, а элементы

И 65,, 66 и 67 закрыты, так как элемент И 65 открывается единичным сигналом с выхода элемента ИЛИ-НЕ 68 лишь при Ь» x О, элемент И 66 открывается единичным сигналом со входа 91 лишь при Ь)(х = +l, а элемент

И 67 открывается единичным сигналом с выхода элемента НЕ 69 при А), х=+1 или Ь,пх = 0, а в рассматриваемом . случае Ь„х -1 и на вход этого элемента НЕ 69 поступает единичный сигнал. Кроме того, единичный сигнал со входа 91 открывает элемент

И 76, на другой .вход которого через вход 90 поступает значение э()(„,)), и!

10420(5

17

Ng» )+ е»ц Ncq + Мер» в отличии от первого случая, когда (1»х = +1, счетчик 17 подсчитывает по модулю d количество единиц не только в приращении подынтегральной функции д„у (как это было при д» х=+1), которое йоступает в блок 13 через вход 83, но и в остатке интеграла з4(„ у), которое поступа т через вход, 90 и ереэ открытый элемент И 76,„ реализуя тем самым выражение (2з„ »,)-h»y) (mod d), причем реализация разности 2э („, -д„у производится в каждом такте с помощью элементов

И 74, 75, 79 и элементов HE 77 и 78.

При этом, если в i-том такте i-ый 15 разряд остатка интеграла s („,) равен.нулю, а 1-ый разряд прйращения д<у< равен единице, то на первых входах элемента HE 78 присутствует единичный сигнал, который открывает 70 элемент И 79 и стробирующий сигнал со входа 92 пропускает в 1-том так-. те единицу i-го разряда приращения

4»у на вычитающий вход счетчика,17, Реализуя выражение. 2 ° s,, -h» y = =25

= 2 ° 0 -1 = -1; если же в 1-том такте, в 1-том разряде во(„.)и в i-том разряде д» у будет едийица, то на выходе элемента HE 78 присутствует нулевой сигнал, который закрывает элемент И 79, и на выходе элемента

НЕ 77 — нулевой сигнал, который закрывает элемент И 75, а на первый вход элемента И 74 поступает с выхода элемента И 76 единичный сигнал и стробирующий сигнал со входа 92 пропускает в 1-том такте эту единйцу на суммирующий вход счетчика 17,,реализуя выражение 2 ° з („.,)-h»Y

= 2 1-1 = +1; если же в i-том такте в i-том разряде so(„

i-том разряде д» у нуль, то на выходе элемента НЕ 78 появляется нулевой сигнал, который закрывает элемент

И 79, а на выходе элемента BE 77 появится единичный сигнал, котоРый 4$ открывает элемент И 75. Так как на первые входы элементов И 74 и 75 поступает единичный сигнал с.выхода элемента И 76 (так как и i-тый разРяд so(»,) Равен единице), Tî строби- 50 рующие сигналы -со входа 92 в 1-ом такте пропускают последовательно две единицы соответственно через элемент И 75 и элемент И 74, через элемент ИЛИ 73 и через выход 94 на суммирующий вход счетчика 17„ реализуя выражение 2 ° s („,)- дк у 2 10 = +2; если же в i-том такте в

i-тых разрядах величин в („,1и д„ у нули, то на вхОд счетчика 17 в i-том такте ничего не поступает. Во всем 60 же остальном контроль достоверности функционирования цифрового интегратора при д x = -1 проводится аналогично первому случаю, когда h».õ было равно +1 . 65

В третьем случае д» x = О, тогда контролируемая операция (1) распадается на две операции: а) вычисление нового значения подынтегральной функции уК yf»- )+h»y б) передача информации в регистр

12 остатка интеграла

/ эО» o(»- i)

В соответствии с выражением (3)записываем

N> („

Объединим эти два равенства, тогда

1")(»-1) h«g NSo(» ц Nt. < Мoop ))с откуда (" ("Ч(».,l-"6.(- ) NdM3= ("с< "пер < "с ) (<)

Переходя,от выражения для чисел к выражению для их остатков по модухйо; -получаем И+()() (»,) <5,(»„)Ömî43))(òoé) -(й „„)(я ойдо

«(оМ=У-1-()(., )(„ер, Н„)(воЩ) (moo d) откуда (09(„1) («П-(a„gl(mo )) (

=()- и„+к., „м„)(оаа)) (mode).

Полученное выражение позволяет производить контроль выполнения общей операции (1) в случае, если дух - 0.

Контроль за достоверностью функционирования интегратора в этом случае производится так же, как.и в первом случае (когда ь» х = +1), за тем исключением, что в каждом такте к вычитающему входу счетчика 14 вместо значений Nzzp i Nc и Nqepq . блок 13 подключает значения Nc, Nq< и Мпер,, т.е. пРи Д„х =. 0 вместо значения переноса Н11ер4 с первого выхода еумматора 8, подаваемого через элемент И 66 при д„x = +1, подается в каждом такте тем же стробирующим сигналом значение N< со второго выхода сумматора 2 через вход 85 и через элемент И 65, открытый единичным сигналом с выхода элемента HJIH-HE 68, на входы которого при д„х =, 0 поступают нулевые сигналы (единичные сигналы поступают на входы элемента

ИЛИ-НЕ 68 лишь при b, õ = +1 или

Ь»х = -1). Во всем же остальном контроль за достоверностью функционирования при д:„х 0 проводится

19

1042015 аналогично первому случаю, когда (х было равно +1 .

Таким образом, в сравнении с известным в предлагаемом цифровом интеграторе для осуществления оперативного аппаратного контроля вместо сумматора по модулю d и трех блоков свертки (причем два из них еще с дополнительными буферными регистрами для промежуточного хранения конi o трольных характеристик подынтеграль- О ной функции и остатка интеграла и их разрядность равна (loggd), где

1 (х) — наименьшее целое число большее или равное х) введены два счетчика по модулю d и элементы задержки, число которых равно (logged), что практически обеспечивает сокращение затрат. оборудования на аппаратный контроль, более чем на 35%, сохраняя его эффективность, т.е. не изменяя величину модуля контроля d что очень -важно для бортовых систем управления, к которым предъявляются жесткие требования по затратам оборудования и надежности.

1042015

1042015

Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 7129/49 филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Составитель A. Чеканов

Редактор М. Келемеш Техреду А.Вабинец Корректор О. Билак