Устройство для решения дифференциальных уравнений

Авторы патента:

КАБАНЕЦ ИВАН ФЕДОРОВИЧ

КИРИЛЛОВА ЛАРИСА ГЕНРИХОВНА

СКОРИК ВИКТОР НИКОЛАЕВИЧ

СТЕПАНОВ АРКАДИЙ ЕВГЕНЬЕВИЧ

ПЕТРОВ ИГОРЬ ИВАНОВИЧ

G06F7/64 - цифровые дифференциальные анализаторы, т.е. вычислительные устройства для дифференцирования, интегрирования или решения дифференциальных и интегральных уравнений с помощью импульсов, представляющих приращения; другие инкрементные вычислительные устройства для решения различных уравнений (G06F 7/70 имеет преимущество; дифференциальные анализаторы, использующие комбинированную вычислительную технику G06J 1/02)

УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФ- . ФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управления, N решающих блоков исходного шага и суперпозиции и первую группу из N коммутаторов управляющих сигналов, каждый решающий блок исходного шага и суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр, коэффициента , сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел памяти, элемент ИЛИ, элемент НЕ, два элемента И, причем первый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции соединен с входом синхронизации регистра коэффициента решающего блока исходного шага и суперпозиции, второй выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозициисо счетным входом счетчика команд решающего блока исходного шага и суперпозиции, третий выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации р.егистра адреса решающего блока исходного шага и суперпозиции, четвертый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с управляющими входами ключей первой группы решающего блока исходного шага и суперпозиции, пятый выход первой группы выходов распредели9 теля импульсов решающего блока исходного шага и суперпозиций - с первыми входами элементов И первой группы решающего блока исходного шага и суперпозиции , шестой выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с первыми входами элементов И второй группы решающего блока исходного шага и суперпозиции, седьмой выход первой группы выходов распределителя импульсов решающего блока исходСЛ ного шага и суперпозиции - с управляющими входами ключей второй группы решающего блока исходного шага и 00 суперпозиции, восьмой выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра команд решающего блока исходного шага и суперпозиции, девятый выход первой группы выходов распределителя импульсов решающего блока исходного шаг-а и суперпозиции с входом синхронизации регистра результата итерации решающего блока ис

СОЮЗ СОВЕТСКИХ

PECflVSЛИК 511 С 06 Р 7/64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Г ГЪ, С

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,1.

- К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

--«:.. =-a4A (21) 3474987/18-24 (22) 15.07.82 (46) 23.07.84. Бюл. 11 27 (72) И.Ф. Кабанец, Л.Г. Кириллова, В.Н. Скорик, А.Е. Степанов и И.И. Петров (71) Институт проблем моделирования в энергетике АН Украинской CCP (53) 681.32(088.8) (56) 1 ° Авторское свидетельство СССР

М 620980, кл. G 06 F 15/32, 04.07.-75.

2. Авторское свидетельство СССР

У 565299, кл. С 06 F 15/32, 01.07.75 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управления, N решающих блоков исходного шага и суперпозиции и первую группу из N коммутаторов управляющих сигналов, каждый решающий блок исходного шага и суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр. коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел памяти, элемент

ИЛИ, элемент НЕ, два элемента И, причем первый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции соединен с входом синхронизации регистра коэффициента решающего блока исходного шага и суперпозиции, второй выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозициивЂ” со счетным входом счетчика команд решающего блока исходного шага и суперпозиции, третий выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпоэиции вЂ” с входом синхронизации регистра адреса решающего блока исходного шага и суперпозиции, четвертый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с управляющими входами ключей первой группы решающего блока исходного шага и суперпозиции, пятый выход первой группы выходов распределителя импульсов решающего блока исход- 3 ного шага и суперпозиции вЂ” с первыми входами элементов И первой группы решающего блока исходного шага и супер- позиции, шестой выход первой группы выходов распределителя импульсов ре- Ы шающего блока исходного шага и суперпозиции вЂ” с первыми входами элементов

И второй группы решающего блока исход- ного шага и суперпозиции, седьмой вы- ход первой группы выходов распредели-, теля импульсов решающего блока исходного шага и суперпозиции вЂ” с .управляющими входами ключей второй группы решающего блока исходного шага и суперпозиции, восьмой выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с входом синхронизации регистра команд решающего блока исходного шага и суперпозиции, девятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозициивЂ” с входом синхронизации регистра результата итерации решающего блока ис04513

11 ходного шага и суперпозиции, десятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпоэиции - с входом синхронизации регистра левой точки решающего блока исходного шага и суперпозиции, одиннадцатый выход первой группы выходов р..спределителя импульсов решающего блока исход- . ного шага и суперпозиции вЂ” с управляющим входом сумматора решающего блока исходного шага и суперпозиции, двенадцатый выход первой группы вы ходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с входом синхронизации регистра правой точки решающего блока исходного шага и суперпозиции, первая группа входов распределителя импульсов решающего блока исходного шага и суперпозиции соединена с выходами дешифратора команд решающего блока исходного шага и суперпозиции, входы которого соединены с информационными выходами регистра команд решающего блока исходного шага и суперпозиции, выходы ключей второй группы решающего блока исходного шага и суперпозиции соединены с информационнымн вхо-. дами регистра коэффициента, регистра команд, регистра правой точки, первой группой информационных входов регистра результата. итерации-и регистра левой точки решающего блока исходного шага и суперпозиции, выходы счетчика команд решающего блока исходного шага и суперпозиции соединены с информационными входами регистра адреса решающего блока исходного шага и суперлозиции, выходы регистра правой точки решающего блока исходного шага и суперпозиции соединены с входами первого слагаемого сумматора решающего блока исходного шага и суперпозиции, входы второго слагаемого которого соединены с выходами регистра левой точки решающего блока исходного шага и суперпозиции, выходы сумматора решающего блока исход- ного шага и суперпозиции соединены

-с второй группой информационных входов регистра результата итерации решающего блока исходного шага и суперпозиции, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока исходного шага и суперпозиции, выходы регистра коэффициента решающего блока исходного шага и сулерлозиции соединены с вторыми входами элементов И первой грул пы решающего блока исходного шага и суперлозиции,.вторая грулпа выходов регистра результата итерации решающего блока исходного шага и сулерлозиции соединена с вторыми входами элементов И второй группы решающего блока исходного шага и суперпозиции, выходы элементов И первой и второй групп решающего блока исходного шага и сулерлозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ первой группы решающего блока исходного шага и суперпозиции, выходы которых соединены с информационными входами ключей первой группы решающего блока исходного шага и суперпозиции, выход элемента НЕ соединен с первым входом первого элемента И решающего блока исходного шага и суперпозиции и первыми входами элементов И третьей и четвертой групп решающего блока исходного шага и суперпозиции, выход второго элемента И решающего блока исходного шага и суперпозиции соединен с первым входом элемента ИЛИ решающего блока исходного шага и суперлозиции, выходы элементов И пятой группы решающего блока исходного шага и суперпозиции соединены с первыми входами элементов ИЛИ третьей группы решающего блока исходного шага и суперпозиции, информационные входы ключей второй группы решающего блока исходного шага и суперпозиции соедииены с информационными выходами узла памяти решающего блока исходного шага и суперпозиции, выходы ключей первой группы решающего блока исходного шага и суперпозиции соединены с вторыми входами элементов И третьей группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторыми входами элементов ИЛИ второй группы решающего блока исходного шага и суперпозиции, выходы регистра адреса решающего блока исходного шага и сулерпозиции соединены с вторыми входами элементов И четвертой группы решающего блока исходного шага и суперпозиции, выходы кото рых соединены с вторыми входами элеМентов ИЛИ третьей группы решающего блока исходного шага и сулерлозиции, первый выход второй группы выходов распределителя импульсов решаюшего блока исходного шага и сулерпозиции.

4513

110 соединен с вторым входом первого элемента И решающего блока исходного шага и суперпозиции, второй выход второй группы выходов распределителя им. пульсов решающего блока исходного шага и суперпозиции соединен с входом чтения узла памяти решающего блока исходного шага н суперпозиции, выход первого элемента И решающего блока

° исходного шага и суперпозиции соединен с вторым входом элемента ИЛИ ре- шающего блока исходного шага и суперпозиции, выходы элементов ИЛИ второй и третьей групп решающего блока исходного шага и суперпозиции соединены соответственно с информационными и адресными входами узла памяти решающего блока исходного шага и суперпозиции, выходы элементов И шестой группы соединены с первыми входами элементов ИЛИ второй группы, коммутатор управляющих сигналов содержит регистр вывода, группу выходных ключей, четыре элемента И, группу входных ключей, регистр ввода, два дешифратора адреса, выходы первого вЂ” четвертого элементов И коммутатора управляющих сигналов соединены соответственно с вхо- дом синхронизации регистра вывода, управляющими входами входных ключей, входом синхронизации регистра ввода и управляющими входами выходных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных ключей группы коммутатора управляющих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами третьего и четвертого элементов И коммутатора управляющих сигналов, выходы регистра вывода коммутатора управляющих сигналов подключены к информационным входам выходных ключей группы коммутатора управляющих сигналов, выход второго дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами первого и второго элементов И коммутатора управляющих сигналов, выходы выходных ключей группы, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов первой группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов и первым входом второй группы входов распределителя импульсов соответствующего решающего блока исходного шага и суперпозиции, о т л и ч а ю щ е ес я тем, что, с целью повышения производительности, в него введены 0+1 решающих блоков половинного шага, вторая группа из И+1 коммутаторов уп" равляющих сигналов, N блоков подготовки суперпозиции, третья группа из N коммутаторов управляющих сигналов, два блока местного управления и коммутатор данных, который содержит N узлов коммутации, причем решающий . блок половинного шага содержит регистр результата итерации, распределитель импульсов, регистр коэффициента, сумматор, регистр команд, регистр левой точки, дешифратор команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в каждом решающем блоке половинного шага первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации регистра коэффициента решающего блока половинного шага, второй выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” со счетным входом счетчика команд решающего блока половинного шага, третий выход первой группы выходов распределителя импульсов решающего блока половинного шагавЂ” с входом синхронизации регистра адреса решающего блока половинного шага, четвертый выход первой группы выходов распределителя импульсов решающего блока половинного шага с управляющими входами ключей первой группы решающего блока половинного шага, пятый выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с первыми входами эле-. ментов И первой группы решающего блока половинного шага, шестой выход первой группы выходов распределителя импульсов решающего блока половинного

marа вЂ” с первыми входами элементов И второй группы решающего блока половинного шага, седьмой выход первой группы выходов распределителя импульсов

11 решающего блока половинного шагавЂ” с управляющими входами ключей второй группы решающего блока половинного. шага, восьмой выход первой группы выходов распределителя импульсов решающего блока половинного шага - c входом синхронизации регистра команд решающего блока половинного шага, девятый выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ . с входом синхронизации регистра результата итерации решающего блока половинного шага, десятый выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с входом синхронизации регистра левой точки решающего блока половинного шага, одиннадцатый выход первой группы выходов распределителя импульсов решающего блока половинного шага с управляющим входом сумматора решающего блока половинного шага, двенадцатый . выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с входом синхронизации регистра праной точки решающего блока половинного шага, первая группа входов распределителя импульсов решающего блока половинного шага соединена с выходами дешифратора команд решающего блока половинного шага, входы которого соединены с выходами регистра команд решающего блока половинного шага, выходы ключей второй группы решающего блока половинного шага соединены с информационными входами регистра коэффициента, регистра команд, регистра пра вой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока половинного шага, выходы счетчика команд решающего блока половинного шага соединены с информационными входами регистра адреса решающего блока половинного шага, выходы регистра правой точки решающего блока половинного шага соедиHeны с входами правого слагаемого сумматора решающего блока половин" ного шага, входы второго слагаемого которого соединены с информационными выходами регистра левой точки решающего блока половинного шага, выходь1 сумматора решающего блока половинйого шага соединены с второй группой информационных входов регистра итерации решающего блока половинного

04513 шага, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока половинного шага, выходы регистра коэффициента решающего блока половинного шага соеди.нены с вторыми входами элементов И первой группы решающего блока половинного шага, вторая группа выходов регистра результата итерации решающего блока половинного шага соединена с вторыми входами элементов.И второй группы решающего блока половинного шага, выходы элементов И первой и второй групп решающего блока половинного шага соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, выходы которых. соединены с информационными входами ключей первой группы решающего блока половинного шага, первый выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом записи узла памяти решающего блока половинного шага, второй выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом чтения узла памяти решающего блока половинного шага, ин- . формационные входы ключей второй группы решающего блока половинного шага соединены с выходами узла памяти решающего блока половинного шага, выходы ключей первой группы решающего блока половинного шага соединены с информационными входами узла памяти .решающего блока половинного шага, выходы регистра адреса соединены с адресными входами узла памяти решающего блока половинного шага, решающий блок подготовки суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов

ИЛИ, регистр адреса, узел памяти, причем в блоке подготовки суперпозиции первый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции соединен с вхоnом синхройизации регистра коэффициента блока подготовки суперпозиции, второй выход первой группй выходов распределителя импульсов блока подготовки суперпозиции - со счетным вхо110ч дом счетчика команд блока поцготовки суперпозиции, третий выход первой группы выходов распределителя импульсов блока подготовки суперпозициивЂ” с входом синхронизации регистра адреса блока подготовки суперпозиции, четвертый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с управляющими входами ключей первой группы блока подготовки суперпозиции, пятый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с первыми входами элементов И первой группы блока подготовки суперпозиции, шестой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с первыми входами элементов И второй группы блока подготовки суперпозиции, седьмой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с управляющими входами ключей второй группы блока подготовки суперпоэиции, восьмой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с входом синхронизации регистра команд блока подготовки суперпозиции, девятый выход первой группы выходов распределителя импульсов блока подготовки суперпозициивЂ” с входом синхронизации регистра результата итерации блока подготовки суперпозиции, десятый выход первой группы . выходов распределителя импульсов блока подготовки суперпозиции вЂ” с входом синхронизации регистра левой точки блока подготовки суперпозиции, одиннадцатый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с управляющим входом сумматора блока подготовки суперпозиции, двенадцатый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с входом синхронизации регистра правой точки блока подготовки суперпозиции, первая группа входов . распределителя импульсов блока подготовки суперпозиции соединена с выходами дешифратора команд блока подготовки суперпозиции, входы которого соединены с выходами регистра команд блока подготовки суперпозиции, выходы ключей второй группы блока подготовки суперпозиции соединены с информационными входами регистра коэффициента блока подготовки суперпози513 ции, регистра команд, регистра правой точки, первой группой информационных входов регистра результата, итерации и регистра левой точки бло ка подготовки суперпозиции, выходы счетчика команд блока подготовки суперпозиции соединены с информационными входами регистра адреса блока . подготовки суперпозиции, выходы регистра правой точки блока подготовки суперпоэиции соединены с входами первого слагаемого сумматора блока подготовки суперпозиции, входы второго слагаемого которого соединены с выходами регистра левой точки блока подготовки суперпозиции, выходы сумматора блока подготовки суперпозиции соединены с второй группой информационных входов регистра результата итерации блока подготовки суперпозиции, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки блока подготовки суперпозиции, выходы регистра коэффициента блока подготовки суперпозиции соединены с вторыми входами элементов И первой группы блока подготовки суперпоэиции,,вторая группа выходов регистра реэультата итерации блока подготовки суперпозиции соединена с вторыми входами элементов И второй группы блока подготовки суперпозиции, выходы первой и второй групп элементов И блока под-, готовки суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ группы блока подготовки суперпозиции, выходы которых соединены с информационными входами ключей первой группы блока подготовки суперпозиции, первый выход второй группы выходов распределителя импульсов блока подготовки суперпозиции соединен с входом записи узла памяти блока подготовки суперпозиции, второй выход второй группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с входом чтения узла памяти блока подготовки суперпозиции, информационные входы ключей второй группы блока подготовки суперпозиции соединены с выходами узла памяти блока подготовки суперпозиции, выходы ключей первой группы блока подготовки суперпозиции соединены с информационными входами узла памяти блока подготовки суперпозиции, выходы регистра адреса блока подготовки су перпозиции соединены с адресными вхо1104513 дами узла памяти блока подготовки суперпозиции, узел коммутации коммутатора данных содержит дешифратор адреса, триггер, элемент И, группу информационных ключей, группу адресных ключей, управляющий ключ, выход дешифратора адреса подключен к входу синхронизации триггера узла коммутации коммутатора данных, выход которого соединен с первым входом элемента И узла коммутации коммутатора данных, выход которого подключен к уп-. равляющим входам информационных, адресных и управляющего ключей узла коммутации коммутатора данных, блок управления содержит узел памяти, регистр адреса, две группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импульсов, причем в блоке управления первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буфер. ного регистра блока управления, второй выход первой группы выходов распределителя импульсов блока управления вЂ” со счетным входом счетчика команд блока управления, третий выход первой группы выходов распределителя импульсов блока управления вЂ” с входом синхронизации регистра адреса блока управления, четвертый выход первой группы выходов распределителя импульсов блока управления вЂ” с управ-, ляющими входами ключей первой группы: блока управления, пятый выход первой группы выходов распределителя импульсов блока управления вЂ” с управляющими входами ключей второй группы блока управления, шестой выход первой группы выходов распределителя импульсов блока управления вЂ” с входом синхронизации регистра, команд блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, входы ключей первой группы блока управ-! ления соединены с информационными выходами буферного регистра блока управления, выходы информационных ключей второй группы блока управления соединены с входами регистра команд блока управления и буферного регистра блока управления, выходы счетчика команд блока управления соединены с входами регистра адреса блока управления, выходы ключей первой группы блока управления соединены с информационными входами узла памяти блока управления, входы ключей второй группы блока управления соединены с выходами узла памяти блока управления, выходы регистра адреса блока управления соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с входом записи узла памяти блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управ ления, блок местного управления содержит узел памяти, регистр адреса, .етыре группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импульсов, четыре элемента И, два дешифратора адреса, регистр ввода, регистр вывода,. причем в блоке местного управле- . ния первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буферного регистра блока местного управления, второй выход первой группы выходов распределителя импульсов блока местного управления вЂ” со счетным входом счетчика команд блока местного управления, третий выход первой группы выходов распределителя импульсов блока местного управления вЂ” с входом синхронизации регистра адреса блока местного управления, четвертый выход первой группы выходов распределителя импульсов блока местного управления вЂ” с управляющими входами ключей первой группы блока местного управления, пятый выход первой группы выходов распределителя импульсов блока местного управления вЂ” с управляющими входами ключей второй группы блока местного управления, шестой выход первой группы выходов распределителя импульсов блока местного управления вЂ” с входом синхронизации регистра команд блока . местного управления, первая группа входов распределителя импульсов блока местного управления соединена с выходами дешифратора команд блока местного управления, входы которого соединены с выходами регистра команд блока местного управления, информационные входы ключей первой группы блока местного управления соединены с выходами буферного регистра блока

110451 3 местного управления, выходы ключей второй группы блока местного управления соединены с информационными входами регистра команд и буферного регистра блока местного управления, выходы счетчика команд блока местного управления соединены с информационными входами регистра адреса блока местного управления, выходы которого соединены с адресными входами узла памяти блока местного управления, с входами первого дешифратора адреса блока местного управления, первый выход второй группы выходов распределителя импульсов блока местного уп- 1 равления соединен с входом записи узла памяти блока местного управления, второй выход второй группы выходов распределителя импульсов блока местного управления соединен с входом

1 чтения узла памяти блока местного управления, третий выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом первого элемента И блока

1 местного управления, четвертый выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом второго элемента И блока местного управления, первый вход .второй группы входов распределителя импульсов блока местного управления соединен с выходом третьего элемента И блока местного управле ния, информационные входы ключей третьей группы соединены с выходами регистра вывода блока местного управления, выход первого дешифратора адреса блока местного управления соединен с вторыми входами первого и второго элементов И блока местного управления, выход второго элемента И блока местного управления соединен с управляющими входами ключей третьей группы блока местного управления, выход первого элемента И блока местного управления соединен с входом синхронизации регистра ввода блока местного управления, выходы регистра ввода блока местного управления соединены. с информационными входами ключей четвертой группы блока местного управления, управляющие входы ключей четвертой группы блока местного управления соединены с выходом четвертого элемента И блока местного управления, выход третьего элемента И блока местного управления соединен с входом синхронизации регистра вывода блока мест-. ного управления, выход второго дешифратора адреса блока местного управления соединен с первыми входами третьего и четвертого элементов И блока местного управления, выходы ключей первой группы блока местного управления соединены с информационными входами узла памяти и с информационными входами регистра ввода блока местного управления, информационные входы ключей второй группы блока местного управления соединены с выходами узла памяти и с выходами ключей третьей группы блока местного управления, причем выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса,второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с ин-. формационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов и с входом распределителя импульсов решающего блока половинного шага, выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов третьей группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов, первым входом второй группы входов распределителя импульсов блока подготовки суперпозиции, выходы ключей четвертой группы первого и второго блоков местного управления подключены к информационным входам ключей второй группы блока управления, выходы ключей первой группы блока управления соединены с информационными входами регистров вывода первого и второго блоков местного управления, третий и четвертый выходы второй группы выходов распределителя импульсов блока управления соединены с вторыми входами со110451 3 ответственно третьего и четвертого элементов И первого и второго блоков местного управления, выходы первых элементов И первого и второго блоков местного управления соединены соответственно с первым и вторым входами второй группы входов распределителя импульсов блока управления, выходы регистра адреса которого соединены с входами вторых дешифраторов адреса первого и второго блоков местного управления, выходы входных ключей . каждого коммутатора управляющих сигналов первой группы подключены к информационным входам ключей второй группы первого блока местного управ ления, выходы ключей первой группы которого соединены с информационными входами регистра вывода каждого коммутатора управляющих сигналов первой группы, третий и четвертый выходы второй группы выходов распределителя импульсов первого блока местного управления соединены с вторыми входами соответственно первого и второго элементов И каждого коммутатора управляющих сигналов первой группы, второй " (N+1)-й входы второй группы входов распределителя импульсов первбго блока местного управления соединены с выходами третьих элементов И соотI ветствующих коммутаторов управляющих сигналов первой > руппы, выходы регистра адреса первого блока местного управления соединены с входами второго дешифратора адреса каждого комму- татора управляющих сигналов первой группы; выходы входных ключей коммутатора управляющих сигналов второй и третьей групп подключены к,информационным входам ключей второй группы второго блока местного управления, выходы ключей первой группы которого соединены с информационными входами регистров вывода каждого коммутатора управляющих сигналов второй и третьей групп, третий и четвертый выходы распределителя импульсов второго блока местного управления соединены с вторыми входами соответственно первого и второго элементов И каждого коммутатора управляющих сиг-" иолов второй и третьей групп, второй(2N+1)-й входы второй группы входов распределителя импульсов второго блока местного управления соединены с выходами третьих элементов И соответствукйцих коммутаторов управляющих сигналов второй и третьей групп, выходы регистра адреса второго блока местного управления. соединены с входами вторых дешифраторов адреса каждого коммутатора управляющих сигналов второй и третьей групп, выходы информационных ключей, выходы адресных ключей, выход управляющего ключа и выход триггера каждого i-го (i = 1, N) узла коммутации коммутатора данных соединены соответственно с вторыми входами элементов И шестой группы, вторыми входами элементов И пятой группы, вторым входом второго элемента И, вторым входом второй группы входов распределителя импульсов, входом элемента НЕ, с первым входом второго элемента И, с первыми входами элементов И пятой и шестой групп решающего блока исходного шага и суперпозиции, информационные входы информационных ключей, информационные входы адресных ключей, информационный вход управляющего ключа, управляющий вход дешифраторà адреса, информационный вход триггера каждого

i-ro узла коммутации коммутатора данных соединены соответственно с ныходами ключей первой группы, выходами регистра адреса, с первым выходом второй группы выходов распределителя импульсов, с третьим выходом второй группы выходов распределителя импульсов, с выходами ключей первой группы

= N + 2i блока подготовки суперпозиции, пятый выход распределителя импульсов каждого решающего блока исходного шага и суперпозиции соединен с вторым входом второй группы входов распределителя импульсов соответствующего блока подготовки суперпозиции»

1104513

Изобретение относится к цифровой вычислительной технике, к устройствам для обработки цифровых данных и может быть использовано для решения дифференциальных уравнений в частных производных, Известны устройства для решения дифференциальных уравнений, .содержащие решающие блоки, информационные связи, коммутаторы, информационную,lp шину, блок ввода-вывода, блок управления, а каждый решающий блок содержит микропроцессор, запоминающий блок. группы элементов ИЛИ (1) .

Недостатком этих устройств являет- 15 ся ограниченная пропускная способность информационной шины, которая является общей для всех решающих блоков и позволяет осуществлять загрузку и обмен между решающими блоками последователь-2р но, что снижает общую производительность, Наиболее близким к предлагаемому является устройство, содержащее решающие блоки, каждый из которых че- 2S рез соответствующий коммутатор соединен двусторонними связями с информационной шиной, устройство управления, соединенное двусторонними связями с устройством ввода-вывода и с информа- gp ционной шиной, а каждый решающий блок содержит регистры чтения и записи, ключи, узел связи, микропроцессор, соединенный двусторонними связями и запоминающим устройством,под- ° З5 ключенным соответствующим входом и выходом к входу и выходу решающего блока, соединенным коммутаторами, управляющие входы каждого коммутатора соединены с соответствующими выхода- 40 ми устройства управления t2) .

Недостаток известного устройстванизкая производительность, которая является следствием того, что, с одной стороны, наличие общей управляющей шины для включения вЂ” выключения всех микропроцессоров обеспечивает только синхронный режим их работы, а с другой вЂ” наличие общей информационной шины, которая связывает меж- M ду собой решающие блоки, приводит к необходимости в последовательном обмене информацией между решающими блоками, в то время как микропроцессоры, ожидая окончания обмена, про- Я стаивают.

Целью изобретения является повышение производительности устройства.

Поставленная цель достигается тем, что в устройство для решения дифференциальных уравнений, содержащее блок управления, N решающих блоков исходного шага н суперпозиции и первую группу из N коммутаторов управляющих сигналов, каждый решающий блок исходного шага и суперпоэиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел памяти, элемент ИЛИ, элемент НЕ, два элемента И, причем первый выход первой группы выходов распределителя импульсов решающеГо блока исходного шага и суперпозиции соединен с входом синхронизации регистра коэффициента решающего блока исходного шага и суперпозиции, второй выход первой группы выходов рас. пределителя импульсов решающего блока исходного шага и суперпозициивЂ” со счетным входом счетчика команд решающего блока исходного шага и суперпозиции, третий выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпоэиции вЂ” с входом синхронизации регистра адреса решающего блока исходного шага и суперпозиции, четвертый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с управляющими входами ключей первой группы решающего блока исходного. шага и суперпоэиции, пятый выход первой группы выходов раСпределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с первыми входами элементов И первой группы решающего блока исходного шага и суперпозиции, шестой выход первой группы выхо-, дов распределителя импульсов решающего блока исходного шага и суперпоэиции вЂ” с первыми входами элементов И второй группы решающего блока исходного шага и суперпоэиции, седьмой выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпоэиции вЂ” с управляющими входами ключей второй группы решающего блока исходного шага и суперпозиции, восьмой выход первой групф 1104 пы выходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с входом синхронизации регистра команд решающего блока исходного:шага и суперпозиции, девятый вы- 5 ход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с входом синхронизации регистра результата итерации решающего блока исходного шага и суперпозиции, десятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с входом синхро. низации регистра левой точки решающе- 5

ro блока исходного шага и суперпоэиции, одиннадцатый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с управляющим входом сумматора решающего блока исходного шага и суперпозиции, двенадцатый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции вЂ” с входом синхронизации регистра правой точки решающего блока исходного шага и суперпозиции, первая группа входов распределителя импульсов решающегО блока исходного шага и суперпозиции соединена с выходами дешифратора команд решающего блока исходного шага и суперпозиции; входы которого соединены с информационными выходами регистра команд решающего блока исходного шага и суперпозиции, выходы ключей вто«35 рой группы решающего блока исходного шага и суперпозиции соединены с ин.формационными входами регистра коэффйциента, регистра команд, регистра

40 :правой точки, первой группой информационных входов регистра результата итерации и регистра левой точки ре шающего блока исходного шага и суперпозиции, вь.ходы счетчика команд

45 решающего блока исходного шага и суперпозиции соединены с информацион,ными. входами регистра адреса решающеtrо блока исходного шага и суперпози ции, выходы регистра правой точки решающего блока исходного шага и суперпозиции соединены с входами первого слагаемого сумматора решающего бло. ка исходного шага и суперпозиции, вхо ды .второго слагаемого которого соединены с выходами регистра левой точки решающего блока исходного шага и суперпозиции, выходы сумматора решающе.. го блока исходного шага и еуперпози513 4 ции соединены с второй группой информационных входов регистра результата итерации решающего блока исходного шага и суперпоэиции, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока исходного шага и суперпозиции, выходы регистра коэффициента решающего блока исходного шага и суперпоэиции соедииены с вторыми входами элемента И первой группы решающего блока исходного шага и суперпоэиции, вторая группа выходов регистра результата итерации решающего блока исходного шага и суперпозиции соединена с вторыми входами элементов И второй группы решающего блока исходного шага и суперпозиции, выходы элементов И первой и вто-. рой групп решающего блока исходного шага и суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ первой группы pemaющего блока исходного шага и суперпозиции, выходы которых соединены с информационными входами ключей первой группы решающего блока исходного шага и суперпозиции, выход элемента

НЕ соединен с первым входом первого элемента И решающего блока исходного шага и суперпозиции и первыми входами элементов И третьей и четвертой групп решающего блока исходного шага и суперпозиции, выход второго элемента И решающего блока исходного шага и суперпозиции соединен с первым входом элемента ИЛИ решающего блока исходного шага и суперпозиции, выходы элементов И пятой. группы решающего блока исходного шага и суперпозиции соединены с первыми входами элементов ИЛИ третьей группы решающего блока исходного шага и суперпозиции, информационные входы ключей второй группы решающего блока исходного шага и суперпозиции соединены с информационными выходами узла памяти решающега блока исходного шага и суперпозиции, выходы ключей первой группы решающего блока исходного шага и супер. вЂ” . позиции соединены с вторыми входами элементов И третьей группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторыми входами элементов ИЛИ второй группы решающего блока исходного шага и суперпозиции, выходы регистра адреса решающего блока исходного шага и суперпозиции соединены с вторыми вхо110451 3 дами элементов И четвертой группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторыми входами элементов ИЛИ третьей группы решающего блока исходного 5 шага и суперпозиции, первый выход второй группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции соединен с вторым входом йервого элемента И решающего блока исходного шага и суперпозиции, второй выход второй группы выходов распределителя импульсов ре« шающего блока исходного шага и суперпозиции соединен с входом чтения уз- 15 ла памяти решающего блока исходного шага и суперпозиции, выход первого элемента И решающего блока исходного шага и суперпозиции соединен с вторым.входом элемента ИЛИ решающего 20 блока исходного шага и суперпозиции, выходы элементов ИЛИ второй и третьей групп решающего блока исходного шага и суперпозицин соединены сооТветственно с информационными и адрес- 5 ными входами узла памяти решающего блока исходного шага и суперпозиции, выходы элементов И шестой группы соединены с первымн входами элементов

ИЛИ второй группы, коммутатор управ- ЗО ляющих сигналов содержит регистр вывода, группу выходных ключей, четыре элемента И, группу входных ключей, регистр ввода, два дешифратора адреса, выходы первого вЂ . четвертого эле- 35 ментов И коммутатора управляющих сигналов соединены соответственно с входом синхронизации регистра вывода, управляющими входами входных ключей, входом синхронизации регистра ввода 4О и управляющими входами выходных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных ключей

45 группы коммутатора управляющих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами третьего и четвертого элементов И коммутатора управляющих сигналов, выходы регистра

50 вывода коммутатора управляющих сигналов подключены к информационным входам выходных ключей группы коммутатора управляющих сигналов, выход второго дешифратора адреса коммутатора управ-

-. 55 ляющих сигналов соединен с первыми входами первого и второго элементов И коммутатора управляющих сигналов, выходы выходных ключей группы, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов первой группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов и первым входом второй группы входов распределителя импульсов соответствующего решающего блока исходного шага и суперпозиции, введены И+1 решающих блоков половинного шага, вторая группа из И+1 коммутаторов управляющих сигналов, N блоков подготовки суперпозиции, третья группа из И коммутаторов управляющих сиг-. налов, два блока местного управления и коммутатор данных, который содержит N узлов коммутации, причем решающий блок половинного шага содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ

Э регистр адреса, узел памяти, причем в каждом решающем блоке половинного шага первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации регистра коэффициента решающего блока половинного шага, второй выход первой группы выходов распределителя импульсов решающего блока половинного шагасо счетным входом счетчика команд решающего блока половинного шага, третий выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с входом синхронизации регистра адреса решающего блока половинного шага, четвертый выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с управляющими входами ключей первой группы решающего блока половинного шага, IIHTblH BbDcop первой группы выходов распределителя импульсов решающего блока половинного шага - с первыми входами элементов И первой группы решающего блока половин7 1104 ного шага, шестой выход первой группы выходов распределителя импульсов решающего блока половинного шага - .с пер выми входами элементов И второй группы решающего блока половинного шага, седьмой выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с управляющими входаж ключей второй группы решающего блока половинного шага, 10 восьмой выход первой группы выходов распределителя, импульсов решающего блока половинного шага вЂ” с входом синхронизации регистра команд решающего блока половинного шага, девятый выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с входом синхронизации регистра результата итерации решающего блока половинного шага, щ десятый выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с входом синхронизации регистра левой точки решающего блока половинного шага, одиннадцатый выход первой группы выходов. распределителя импульсов решающего блока половинного шага вЂ” с управляющим входом сумматора решающего блока половинного шага, двенадцатый выход первой группы выходов распределителя импульсов решающего блока половинного шага вЂ” с входом синхронизации регистра правой точки решающего блока половинного шага, первая

35 группа входов распределителя импульсов решающего блока половинного шага соединена с выходами дешифратора команд решающего блока половинного шага, входы которого соединены с выходами регистра команд решающего блока половинного шага, выходы ключей второй группы решающего блока половинного шага соединены с информационными входами регистра коэффициента, 45 регистра команд, регистра правой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока половинного шага, выходы счетчика команд решающего блока половинного шага соединены с информационными входами регистра адреса решающего блока половинного шага, выходы регистра правой точки решающего блока половинного шага соединены с входами правого слагаемого сумматора решающего блока половинного шага, входы второго слагаемого которого соединены с информаци513 8 онными выходами регистра левой точки решающего блока половинного шага, выходы сумматора решающего блока половинного шага соединены с второй группой информационных входов регистра результата итерации решающего блока половинного шага, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока половинного шага, выходы регистра коэффициента решающего блока половинного шага соединена с вторыми входами элементов И первой группы решающего блока половинного шага, вторая группа выходов регистра результата итерации решающего блока половинного шага соединена с вторыми входами элементов И второй группы решающего блока половинного шага, выходы элементов И первой и второй групп решающего блока половинного шага соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, выходы которых соединены с информационными входами ключей первой группы решающего блока половинного шага, первый выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом записи узла памяти решающего блока половинного шага, второй выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом чтения узла памяти решающего блока половинного шага, информационные входы ключей второй группы решающего блока половинного шага соединены с выходами узла памяти решающего блока половинного шага, выходы ключей первой группы решающего блока половинного шага соединены с информационными входами узла памяти решающего блока половинного шага, выходы регистра адреса соединены с адресными входами узла памяти решающего блока половинного шага, решающий блок подготовки суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в блоке подготовки суперпоэиции первый выход первой группы выходов распределителя импульсов блока подготовра команд блока подготоки суперпоэиции, выходы ключей второй группы блока подготовки суперпозиции соединены с информационными входами регистра коэффициента блока подготовки суперпозиции, регистра команд, регистра правой точки, первой группой информационных входов регистра результата итерации и регистра левой точки блока подготовки суперпозиции, выходы счетчика команд блока подготовки суперпозиции соединены с информационными входами регистра адреса блока подготовки суперпозиции, выходы регистра правой точки блока подготовки суперпозиции соединены с входами первого слагаемого сумматора блока подготовки суперпозиции, входы второго слагаемого которого соединены с выходами регистра левой точки блока. подготовки суперпозиции, выходы сумматора блока подготовки суперпозиции соединены с второй группой информационных входов регистра результата итерации блока подготовки суперпозиции, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки блока подготовки суперпозиции, выходы регистра коэффициента блока подго" товки суперпозиции соединены с вторыми входами элементов И первой группы блока подготовки суперпозиции, вторая группа выходов регистра результата итерации блока подготовки суперпозиции соединена с вторыми входами элементов И второй группы блока подготовки суперпозиции, выходы первой и второй групп элементов И блока подготовки суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ группы блока подготовки суперпозиции, выходы которых соединены с информационными входами ключей первой группы блока подготовки суперпозиции, первый выход второй группы выходов распределителя импульсов блока подготовки суперпозиции соединен с входом записи узла памяти блока подготовки суперпозиции, второй выход второй группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с входом чтения узла памяти блока подготовки суперпозиции, информационные входы ключей второй группы блока подготовки суперпозиции соединены . с выходами узла памяти блошка подготовки суперпозиции, выходы ключей первой .группы блока

9 i 104513,10 ки суперпоэиции соединен с входом синхронизации регистра коэффициента блока подготовки суперпозиции, второй выход первой группы выходов распределителя импульсов блока подготовки су5 перпозиции вЂ” с счетным входом счетчика команд блока подготовки суперпоэиции,.третий выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с входом синхронизации регистра адреса блока подготовки суперпоэиции, четвертый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с управляющими входами ключей первой группы блока подготовки суперпозиции, пятый выход первой группы выходов распределителя импульсов блока подготовки суперпозициивЂ” с первыми входами элементов И первой

° группы блока подготовки суперпозиции, шестой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с первыми входами элементов И второй группы блока подготовки суперпозиции, седьмой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции вЂ” с управляющими входами ключей второй группы блока подготовки суперпозиции, восьмой выход первой группы выходов распределителя импульсов блока подготовки суперпоэициивЂ” с входом синхронизации регистра команд блока подготовки суперпозиции, девятый выход первой группы выходов распределителя импульсов блока подготовки суперпоэиции вЂ” с входом синхронизации регистра результата итерации подготовки суперпозиции, десятый выход первой группы выходов распределителя импульсов блока подготовки суперпоэиции вЂ” с входом синхронизации регистра леной точки блока подготовки суперпозиции, одиннадцатый выход первой группы выходов распределителя им45 пульсов блока подготовки суперпоэиции вЂ” с управляющим входом сумматора блока подготовки суперпозиции, двенадцать1й выход первой группы выходов распределителя импульсов блока подго-5О товки суперпозиции вЂ” с входом синхронизации регистра правой точки блока подготовки суперпозиции, первая группа входов распределителя импульсов блока подготовки суперпозиции соеди- 55 кена с выходами дешифратора команд блока подготовки суперпозиции, входы которого соединены с выходами регист11 11О подготовки суперпозиции соединены с информационными входами узла памяти блока подгоговки суперпозиции, выходы регистра адреса блока подготовки суперпоэиции соединены с адресными входами узла памяти блока подготовки суперпозиции, узел коммутации коммутатора данных содержит дешифратор адреса, триггер, элемент И, группу информационных ключей, группу адресных ключей, управляющий ключ, выход дешифратора адреса подключен к вхо- ду синхронизации триггера узла коммутации коммутатора данных, выход которого соединен с первым входом элемента И узла коммутации коммутатора данных, выход которого подключен к управляющим входам информационных, адресных и управляющего ключей узла коммутации коммутатора данных, блок управления содержит узел памяти, регистр адреса, две группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импульсов, причем в блоке управления первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буферного регистра блока управления, второй выход первой группы выходов распределителя импульсов блока управления вЂ” со счетным входом счетчика команд блока управления, третий выход первой группы выходов распределителя импульсов блока управления вЂ” с входом синхронизации регистра адреса блока управления, четвертый выход первой группы выходов распределителя импульсов блока управления вЂ” с управляющими входами ключей первой

40 группы блока управления, пятый выход первой группы выходов распределителя импульсов блока управления вЂ” с управляющими входами ключей второй группы блока управления, шестой выход

45 первой группы выходов распределителя импульсов блока управления вЂ” с вхо,дом синхронизации регистра команд блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешиф О ратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, входы ключей первой группы блока управления соединены с информационными вы- 55 ходами буферного регистра блока управ ления, выходы информационных ключей второй группы блока управления соеди513 1г нены с входами регистра команд блока управления и буферного регистра блока управления, выходы счетчика команд блока управления соединены с входами регистра адреса блока управления, выходы ключей первой группы блока управления соединены с информационными входами узла памяти блока управления, входы ключей второй группы блока уп" равления соединены с выходами узла памяти блока управления, выходы регистра адреса блока управпения соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с входом записи узла памяти блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, блок местного управления содержит узел памяти, регистр адреса, четыре группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распредепитель импульсов, четыре элемента И, два дешифратора адреса, регистр ввода, регистр вывода, причем в блоке местного управления первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буферного регистра блока местного управления, второй выход первой группы выходов распределителя импульсов блока местного управлениявЂ” со счетным входом счетчика команд блока местного управления, третий выход первой группы выходов распределителя импульсов блока местного уп1 равления вЂ” с входом синхронизации регистра адреса блока местного управления, четвертый выход первой группы выходов распределителя импульсов бло-. ка местного управления вЂ” с управляющими входами ключей первой группы блока местного управления, пятый выход первой группы выходов распределителя импульсов блока местного управления вЂ” с управляющими. входами ключей второй группы блока местного управления, шестой выход первой группы выходов распределителя импульсов блока местного управления вЂ” с входом синхронизации регистра команд блока местного управления, первая группа входов распределителя импульсов блока местного управления соединена с выходами дешифратора команд блока местного управления, входы которого

1 104 соединены с выходами регистра команд блока местного управления, информационные входы ключей первой группы блока местного управления соединены с выходами буферного регистра блока местного управления, выходы ключей второй группы блока местного управления соединены с информационными входами регистра команд и буферного регистра блока местного управления, вы- 1О ходы счетчика команд блока местного управления соединены с информационными входами регистра адреса блока местного управления, выходы которого соединены с адресными входами узла 15 памяти блока местного управления, с входами первого дешифратора адреса блока местного управления, первый выход второй группы выходов распределителя импульсов блока местного _#_ управления соединен с входом записи узла памяти блока местного управления, второй выход второй группы выходов распределителя импульсов блока местного управления соединен с входом р чтения узла памяти блока местного управления, третий .выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом первого элемента И блока местного управления, четвертый выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом второго элемента. И блока местного управления; первый вход второй группы входов распределителя импульсов блока местного управления соединен с выходом третьего элемента И блока местного управления, информационные входы ключей третьей группы соединены с выходами регистра вывода блока местного управления, выход первого дешифратора адреса блока местного управления соединен с вторыми входами первого и второго элементов

И блока местного управления, выход второго элемента И блока местного управления соединен с управляющими входами ключей третьей группы блока местного управления, выход первого элемента И блока местного управления соединен с входом синхронизации регистра ввода блока местного управления, выходы регистра ввода блока мест ного управления соединены с информа- ээ ционными входами ключей четвертой группы блока местного управления, управляющие входы ключей четвертой груп513 14 пы блока местного управления соединены с выходом четвертого элемента И блока местного управления, выход треть:его элемента И блока местного управле:ния соединен с входом синхронизации регистра вывода блока местного управ- ления, выход второго дешифратора адреса блока местного управления соединен с первыми входами третьего и четвертого элементов И блока местного управления, выходы ключей первой группы блока местного управления соединены с информационными входами узла памяти и с информационными входами регистра ввода блока местного управления, информационные входы ключей второй группы блока местного управления соединены с выходами ключей третьей группы блока местного управления, причем выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов и с входом распределителя импульсов решающего блока половинного шага, выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого ком-мутатора управляющих сигналов третьей группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов, первым входом второй группы входов распределителя импульсов блока подготовки суперпозиции, выходы ключей четвертой группы первого и второго блоков меСтного управления подключены к информационным входам ключей второй группы блока управления, выходы ключей первой группы блока управления соединены с информационными входами регистров

1104513 вывода первого и второго блоков мест. ного управления, третий и четвертый выходы второи группы выходов распре делителя импульсов блока управления соединены с вторыми входами соответ. ственно третьего и четвертого элементов И первого и второго блоков местного управления, выходы первых элементов И первого и второго блоков местного управления соединены соответственно с первым и вторым входамн второй групппы входов распределителя импульсов блока управления, выходы регистра адреса которого соединены с входами вторых дешифраторов адреса первого и второго блоков местного управления, выходы входных ключей каждого коммутатора управляющих сигналов первой группы подключены к информационным входам ключей второй группы первого блока местного управления, выходы ключей первой группы которого соединены с информационными входами регистра вывода каждого коммутатора управляющих сигналов первой группы, третий и четвертый выходы второй группы выходов распределителя импульсов первого блока местного управления соединены с вторыми входами соответственно первого и второго элементов И З каждого коммутатора управляющих сигналов первой группы, второй вЂ” (N+1)-й входы второй группы входов распредели. теля импульсов первого блока местного управления соединены с выходами треть их элементов И соответствующих комму35 таторов управляющих сигналов первой группы, выходы регистров адреса первого блока местного управления .соединены с входами второго дешифратора адреса каждого коммутатора управляющих сигналов первой группы, выходы входных ключей коммутаторов управляющих сигналов второй и третьей групп подключены к информационным входам

45 ключей второй группы второго блока местного управления, выходы ключей первой группы которого соединены с информационными входами регистров вывода каждого коммутатора управляющих сигналов второй и третьей групп, третий и четвертый выходы распределиь теля импульсов второго блока местного управления соединены с вторыми входами соответственно первого и второго элементов И каждого коммутатора управляющих сигналов второй и третьей групп, второй вЂ” (2N+1)-й входы второй группы входов распределителя импульсов второго блока местного управления соединены с выходами третьих элемен тов И соответствующих коммутаторов управляющих сигналов второй и третьей групп, выходы регистра адреса второго блока местного управления соединены с входами вторых дешифраторов адреса каждого коммутатора управляющих сигналов второй и. третьей групп, выходы информационных ключей, выходы адресных ключей, выходы управляющего ключа и выход триггера каждого i-ro (i = 1., N) узла коммутации коммутатора данных соединены соответственно. с вторыми входами элементов И шестой группы, вторыми входами элементов И пятой группы, вторым входом второго элемента И, вторым входом второй группы входов распределителя импульсов, входом элемента НЕ, с первым входом второго элемента И, с первыми входами элементов И пятой и шестой групп решающего блока исходного шага и суперпозиции, информационные входы информационных ключей, информационные входы адресных ключей, информационный вход управляющего. ключа, управляющий вход дешифратора адреса, информационный вход триггера каждого i-го узла коммутации коммутатора данных соединены соответственно с выходами ключей первой группы, выходами регистра адреса, с первым выходом второй группы выходов распределителя импульсов, с третьим выходом второй группы выходов распределителя импульсов, с выходами ключей первой группы j = N+2i блока подготовки суперпозиции, пятый выход распределителя импульсов каждого решающего блока исходного шага и суперпозиции соединен с вторым входом второй группы входов распределителя импульсов соответствующего блока подготовки суперпозиции.

На фиг. 1 представлена структурная схема устройства; на фиг. 2вЂ” решающий блок исходного шага и суперпозиции; на фиг. 3 вЂ” решающий блок половинного шага; на фиг. 4 вЂ” решающий блок подготовки суперпозиции; на фиг. 5 вЂ” узел коммутации; на фиг. б вЂ” блок управления; на фиг.7, 8 вЂ” блок местного управления; на фиг. 9 вЂ” коммутатор управляющих сигналов; на фиг. 10 вЂ” временная диаграмма работы устройства; на фиг. 11буфер ввода-вывода решающих блоков; на фиг..12 - буфер ввода-вывода блоков управления; на фиг. 13 вЂ” алгоритм

4513 18 элементов ИЛИ 50, группу ключей 504, 50;), регистр 51 адреса, узел 52 памяти. Решающий блок (фиг. 4 и 11) подготовки суперпозиции содержит регистр 53 результата итерации, распределитель 54 импульсов, регистр 55 левой точки, дешифратор 56 команд, регистр

57 коэффициента, сумматор 58, регистр

59 команд, счетчик 60 команд, регистр

61 правой точки, буфер 62 ввода-вывода (группу элементов И 62, 62, группу элементов ИЛИ 62, группу ключей 624, 62 ), регистр 63 адреса, узел 64 памяти.

Узел 7 коммутации коммутатора данных 6 (фиг. 5) содержит дешифратор

65 адреса, триггер 66, элемент И 67, группу информационных ключей 68, группу адресных ключей 69, управляющий ключ 70". Блок 2 управления (фиг. 6 и 12) содержит узел 71 памяти, регистр 72 адреса, буфер 73 ввода-выво- . да (группу ключей 73», 73 ), счетчик

74 команд, регистр 75 команд, буферный регистр 76, дешифратор 77 команд, распределитель 78 импульсов.

Блок 3 местного управления (фиг. 7, 8 и 12) содержит узел 79 памяти, регистр 80 адреса, буфер 81 ввода-вывода (группу ключей 81,», 81 ), счетчик 82 команд, регистр 83 команд, буферный регистр 84, дешифратор 85 команд, распределитель 86 импульсов, второй элемент И 87, первый дешифратор 88 адреса, первый элемент И 89, выходные ключи 90, регистр 91 ввода, регистр 92 вывода, входные ключи 93,четвертый элемент И 94,третий элемент И 95, второй дешифратор 96 адреса.

Коммутатор управляющих сигналов 4 (фиг. 9) содержит регистр 97 вывода, группу выходных ключей 98, первый элемент И 99, четвертый элемент И 100, группу входных ключей 101, регистр

102 ввода, второй элемент И 103, первый дешифратор адреса 104, второй дешифратор адреса 105, третий элемент И 106.

Устройство работает следующим об10 разом.

К исходном состоянии устройство подготовлено к работе, т.е. в узел

71 памяти блока 2 управления записаны через устройство 1 ввода управляющие программы, в узел 79 памяти блоков 3< и 3 местного управления, запи саны блоком 2 управления управляющие программы, массивы коэффициентов, начальные и граничные условия, а в уз17 110 работы решающих блоков (1-3N) для метода простой итерации; на фиг. 14 алгоритм расчета суперпозиции для решающих блоков (1-Я).

Устройство (фиг. 1) содержит блок 1 ввода-вывода, блок 2 управления, блоки 3, 3 местного управления, первую группу коммутаторов 4 - 4 управляющих сигналов, вторую группу коммутаторов

4 „, 4, ..., 4> „ управляющих сигналов, третью группу коммутаторов

41,, 4 4, ..., 4 11 управляющих сигналов, N решающих блоков 51 вЂ” 5M исходного шага и суперпозиции, N решающих блоков 5,1, 5„,,...,5 „„15 половинного шага, Н блоков 5q>q 5u +

51< подготовки с перпозиции, коммутатор 6 данных, который содержит узлы коммутации 71 вЂ” 7, системные выходные информационные шины 8, систе 20 мные входные информационные шины 9, системные выходные управляющие шины 10 системные входные управляющие шины

111, 11, системные адресные шины 12, выходные информационные шины 13, 13, входные информационные шины 14, 14, выходные управляющие шины 15

15 . входные управляющие шины 161, 16 адресные шины 171, 17, группу выходов 18, группу адресных вьгходов 19, выходы 20 записи в память и захвата, вход 21 подтверждение захвата, группу входов 22, группу адресных входов 23, входы 24 записи в память и захвата 24, выход 25 подтверждения

35 захвата узла 7. Решающий блок (фиг.2 и 11) исходного шага и суперпозиции содержит регистр 26 результата итерации, распределитель 27. импульсов, регистр 28 левой точки, дешифратор 29 40 команд, регистр 30 коэффициента, сумматор 31, регистр 32 команд, счетчик

33 команд, регистр 34 правой точки, I буфер 35 ввода-вывода (группу элемен" тов И 351, 35<, группу элементов ИЛИ 45

35, группу ключей 354, 35 ), регистр 36 адреса, узел 37 памяти, элемент ИЛИ 381, группу элементов ИЛИ

382, 38, элемент НЕ 39, элемент И

401, 40, группу элементов И 40 -406 .

6 50

Решающий блок (фиг. 3 и 11) половинного шага содержит регистр 41 результата итерации, распределитель 42 импульсов, регистр 43 левой точки, дешифратор 44 команд, регистр 45 коэффициента, сумматор 46, регистр 47 команд, счетчик 48 команд, регистр 49 правой точки, буфер 50 ввода-вывода (группу элементов И 50,, 50» группу

1104513

19 лах 37, 52, 64 памяти решающих блоков .5<- 5 записаны управляющие программы.

Рассмотрим работу устройства на примере решения одновременного уравнения параболического типа

au a U

И Зх заданного на единичном отрезке 10 (О 4 х 1), аппроксимируемого методом конечных разностей:

j1» j Р» 11» 11»

)); -О, ));„-

Чб I5

Исходную область G(0 «< х с 1) покрываем сеткой (,1 . Расчет на послеt1 довательн ости сеток М,» 6 (1 11 и (;) 1, B Q1, позволяет получить в узлах сетки (,1„ решение с требуемой точностью. Сум- 2(1 марное количество узлов в сетке(.)»» и (д меньше, чем в сетке()1, .

Решение задачи включает следующие этапы.

1). Решение задачи (2) с шагом

V. = Н (например, методом простой итерации), в результате получаем () 1

2). Решение задачи (2) с шагом

V = H/2 (например, методом простой

Терации), в результате получаем

1б(I б

3). Нахождение суперпозиции полу. ченных решений:

1»» м1»» 1 «1,» 35

U, вЂ” U - вЂ” U..(3)

3.1 Э

Формулы метода простой итерации:

1»»(»»1»»1

0 = (4) 4о

1 ь 1»1(1111 1»»(»111 S+» (m)

=о + вЂ” gu -и. +о, .ч

1 »-» 1 где ш вЂ” номер итерации; ()1»б») ((11»We) (5)

= U . -u, (1 ) (IT)+ 1) где E вЂ” невязка.

Этапы 1 и 2 выполняются соответственно в первой группе решающих блоков 5»- 5» исходного шага и суперпозиции и во второй группе решающих блоков 5„, -5>> >Kovopas содержит решающие блоки половинного шага и 55 решаюшие блоки подготовки суперпози- ции. Этап 3 выполняется в первой

1группе.

Для реализации описанного алгоритма по командам блока 2 управления блоки 31 и 3 местного управления по собственным программам параллельно загружают исходную информацию (коэффициенты, значения граничных условий) в соответствующую группу; в первый решающий блок 5» вЂ” для первой группы и в решающий блок 5 q » для второй группы.

Для этого блок 3 местного управления выдает по шинам 17, 13, 15 соответственно адрес, данные и управляющий сигнал "Запись УВВ" (ЗП УВВ).

В коммутаторе 4 управляющих сигналов, к которому адресуется блок 3 местного управления, срабатывает дешифратор 104 адреса (фиг. 9), с выхода которого активный сигнал совместно с активным сигналом ЗП УВВ поступают на входы элемента И 99. По сигналу с выхода элемента И 99 передаваемая информация с шин 13 записывается в регистр 97 вывода и одновременно через первый выход запроса коммутатора 4 сигнал "Запрос" поступает в решающий блок 5 (распределитель импульсов). По сигналу "Запрос" решающий блок 5 переходит на подпрограмму чтения информации нз регистра 97 вывода. Для этого решающий блок 5 выставляет на адресных выходах адрес коммутатора 4 управляющих сигналов, который поступает на вход дешифратора 105 адреса, а по шине ЧТ УВВ вЂ” активный сигнал. По совокупности активных сигналов на входе элемента И 100 выходные ключи 98 подключают выходы регистра 97 к информационным входам решающего блока 5 и информация записывается через буфер 35 ввода-вывода в регистр 26 результата итерации, а затем запоминается в узле 37 памяти.

Последний командой передаваемого массива блок 3 местного управления запускает решающий блок 5 на выполнение функциональной программы по решению одномерной задачи (no формуле 4). Для этого передается в решающий блок 5 код, соответствующий передаче управления, и адрес перехода (подобный алгоритм работы блока 5 приведен на фиг. 13, где УП - узел памяти 37, 52, 64; РЛТ вЂ” регистр левой точки 28, 43, 55; РПТ вЂ” регистр правой точки 34, 49, 61; PK вЂ” регистр коэффициента 30, 45, 57; PP - регистр результата 26, 41, 53; С вЂ” сумматор

31, 46, 58).

1104513

Затем блоки местного управления

3> и 3 переключаются соответственно через коммутаторы управляющих сигналов 4 и 41,! к входам решающих блоков 5 и 5,, загружают исходной 5 информацией и передают управление решающим блокам 5, которые начинают собственную программу, а в это время блоки 31 и 3 местного управления переключаются каждый в своей группе к следующему блоку 5 и, таким образом, все N решающих блоков 5 первой группы со смещением во времени параллельно выполняют программы первого итерационного цикла. Количество решающих блоков 5 по второй группе (ЗИ+1) вЂ” N поэтому блок 32 местного управления продолжает загружать оставшиеся решающие блоки 5, которые. аналогично первой группе выполняют 20 программы первого итерационного цикла.

После того как выполнено решение в любом из решающих блоков 5 в первом итерационном цикле, решающий блок 5 сообщает об этом блоку местного управ 2 ления. Для этого решающий блок 5 выставляет по адресным шинам адрес коммутатора 4 управляющих сигналов, который поступает на вход дешифратора 105, по информационным шинам передает дан-30 ные, которые по управляющему сигналу

ЗП УВВ и сигналу с выхода дешифратора 105 записываются в регистр 102, а коммутатор 4 управляющих сигналов формирует сигнал Запрос", который по шине 16 передается в блок 3 местного управления, который переходит на подпрограмму чтения, включающую выдачу по шинам 17 адреса коммутатора 4, который поступает на вход де- 40 шифратора 104, и управляющего сигнала

ЧТ УВВ по шине 15. По активному сигналу с выхода элемента И 103 информация с регистра 102 через ключи !01 поступает по информационным шинам 14 45 через буфер ввода-вывода 81 в буферный регистр 84 блока 3, а затем записывается в узел 79 памяти. Далее принимаются полученные на первой итерации значения из остальных блоков 5 50 в буферную область памяти блока местного управления.

Блоки 3< и 3> местного управления, не дожидаясь окончания вычисления во всех блоках 5, отслеживают окончание работы соседних блоков 5 и как только результат оказывается в буферной области осуществляют перезагрузку получе ной информации и соседние освободившиеся решающие блоки 5 для выполнения следующей итерации, в то время как остальные блоки 5 заканчивают текущую итерацию. Таким образом, последовательно оставшиеся блоки 5 переходят к выполнению следующей итерации.

Описанный итеративный процесс повторяется в каждой группе до тех пор, пока будут получены знач-ния искомой функции текущего временного слоя для каждого узла с заранее заданной точностью (в соответствии с формулой 5).

Для нахождения суперпозиции полученных решений значения функции, полученные во второй группе иэ решающих блоков 5 подготовки суперпоэиции, пересылаются в решающие блоки 5!вЂ 5M исходного шага и суперпоэиции через узлы 7 вЂ” 7 . В решающих блоках 5 -. 5< выполняется программа нахождения суперпоэиции по формуле (3).

Полученные значения функций в первой группе являются искомыми, а также исходными для расчета поля на следующем временном слое с шагом Н.

В то время как выполняется программа нахождения суперпозиции в первой группе (подробно алгоритм расчета суперпозиции приведен на фиг. 14), блок 3 местного управления приступает к расчету поля с шагом Н/2 для следующего временного слоя (фиг. 10).

Рассмотрим более подробно передачу информации из решающего блока 5 подготовки суперпоэиции (фиг. 5).

Передающий блок 5 устанавливает триггер 66 в единицу. Для этого на адресных входах 23 узла 7 выставляется адрес триггера 66, который поступает на вход дешифратора 65 адреса и, кроме того, на стробирующий вход дешифратора 65 поступает с входа 24 узла 7 управляющий сигнал ЗП УВВ.

Выход триггера 66 формирует сигнал

"Захват" (ЗАХВ), который через выход

20 узла 7 поступает на вход принимающего блока 5. В случае готовности решающий блок исходного шага и суперпозиции 5, выставляет сигнал "Подтверждение захвата" (ПЗАХВ). По сигналу ПЗАХВ(выход 25 узла 7) передающий блок 5 из собственного узла 64 памяти через входы 22-24 узла 7, ключи 68-70, которые по сигналу с выхода элемента И 67 переключаются на передачу, выходы 18-20 узла 7 пересылают пблученные значения функции

1104513

23 в узел 37 памяти принимающего решающего,блока 5.

Описанная последовательность повторяется до тех пор, пока не закончится время моделируемого процесса.

Таким образом, введение новых функциональных блоков и связей позволяет повысить производительность устройства

sa счет распараллеливания вычислительного процесса в решающих блоках.

Фиг. 1

1104513

Pecuuw uu Char исходного шага исулерлозиции

1104513

1 1.04513

РУРА РРРР

Фдi4), !

I !

I ! t104533

1104513

1104513 (РиГ 8

1104513 т 104513

1104513

»oas a

CDua 13

1104513

Составитель А. Чеканов

Редактор С. Патрушева Техред M.Телер

Корректор О. Луговая

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 5261/35 Тираж 699

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Устройство для решения дифференциальных уравнений

Число-импульсное устройство для решения задач автоматического дозирования // 1098000

Цифро-частотный интегратор // 1089580

Устройство для дифференцирования // 1080142

Цифровой интегратор // 1042015

Цифровой интегратор // 1035605

Цифровой интегратор // 1027725

Интегро-дифференциальный вычислитель // 1020823

Устройство для вычисления коэффициентов разложения временного процесса // 1015392

Интегродифференциальный вычислитель // 1007105

Сферический интерполятор // 2124227

Изобретение относится к области автоматического управления и может быть применено в станках с числовым программным управлением

Устройство дифференцирования // 2143724

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем, включающих операции дифференцирования

Устройство двойного дифференцирования // 2143725

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем, включающих операции двойного дифференцирования

Устройство дифференцирования // 2148271

Устройство двойного дифференцирования // 2148272

Устройство n-кратного дифференцирования // 2160922

Изобретение относится к вычислительной технике и может быть использовано в спецвычислителях для вычисления производных

Устройство анализа акустических сигналов механизмов // 2185618

Изобретение относится к области спектрального анализа, а устройство может быть использовано для диагностики механизмов по акустическим сигналам их компонент

Устройство для многократного дифференцирования (его варианты) // 2187837

Сплайновый интерполятор // 2228536

Изобретение относится к области автоматического управления

Способ численного решения системы дифференциальных уравнений // 2242791

Изобретение относится к способам численного решения системы дифференциальных уравнений (СДУ)