Цифровой интегратор

 

ЦИФРОВОЙ ИНТЕГРАТОР, содержащий бпок итераций, группу элементов И, элемент НЕ и элемент эадерз ки , причем выход элемента НЕ через элемент задержки подключен к входу блока итераций, выходы элементов И группы соединены с выходами интегратора, о тличаюшийся тем, что, с целью повышения быстродействия и сокращения аппаратурных затрат, в него ввепеял CHOTW чик адреса и бткж памяти, причем ii входов бшка памяти соедивешл с вхоаами интегратора, а И шлхоаов блока памяти подключены к первым входам элементов И групшл, (И-4-1)-й выход бпока памяти соединен со входом элемента НЕ, выхоц которого подключен ко вторым входам элементов И группы, выход элемента зд1 ержки подключен к (И+1)-му входу блока 11амяти, первый выход блока итераций подключен к входу задания режима чтения блока памяти, второй выход блока итераиий подключен к входу задания режима записи блока памяти, третий выход блока итераций соединен с входом устаг /новки счетчика адреса в едитшу, четвер« (Л тый выход блока итераций соединеи со счетным входом счетчика адреса, выходы которого соединены с адресными входами блока памяти. §

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН цр G 06 Р 7/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙ (21 ) 3381 344/1 8-24 (22) 31.08.81 (46) 15.08.83. Бюц. № 30 (72) Д.И. Вышецкий, Ю. А. Зенкевич и Л.И. Шубина (53) 681.32 (088,8) (56) 1. Авторское свидетельство СССР № 720427, кп. О 06 F 7/64, 1976.

2. Авторское свидетельство СССР № 739566, кп. G 06 F 7/64, 1980 (прототип) . (54) {57) 1ХИФРОВОЙ ИНТЕГРАТОР, содержаший блок итераций, группу элементов И, элемент HE и элемент задерж ки, причем выход элемента НЕ через элемент задержки подключен к входу бло ка итераций, выходы элементов И группы соединены с выходамн интегратора, о тп и ч а ю ш и и с я тем, что, с цепью повышения быстродействия и сокрашения

„SU„„1035605- A аппаратурных затрат, в него введены счет чик адреса и блок памяти, причем М sxoдов блока памяти соединены с входами интегратора, а И выходов блока памяти подключены к первым входам элементов

И группы, (И+1)-й выход блока памяти соединен со входом элемента НЕ, выход которого подключен ко вторым входам элементов И группы, выход элемента за1„держки подключен к (И+1)-му входу блока памяти, первый выход блока итераций подключен к sxoay задания режима чтения блока памяти, второй выход блока итераций подключен к входу задания режима записи блока памяти, третий выход блока итераций соединен с входом уста новки счетчика адреса в единицу, четвер" тый выход блока итераций соединен со счетным входом счетчика адреса, выходы которого соединены с адресами входами блока памяти.

Изобретение относится к вычиспитепь ным устройствам систем управпения и может быть использовано в системах числового программного управления производственным Оборудованием. 5

Известен интегратор, содержащий бпок преобразования подинтеграпьной функции, первый элемент И, блок итераций, программный блок, содержащий сдвиговый регистр, сумматор, первый вход которого подсоединен к выходу блока итераций, второй вход — к выходу сдвигового регистра, а первый выход — к входу сдвнгового регистра, элемент задержки, входом соединенный со вторым выходом сумматора, допопнитепьно введен второй эпемент И, первый вход которого соединен с выходом элемента задержки, второй вход соединен с вь.ходом бпока итераций, à выход подсоединен к третьему входу сумматора, 2О первый вход первого эпемента И подсоединен к первому выходу сумматора, второй вход первого элемента И подсоединен к выходу сдвигового регистра, третий вход первого элемента И подсоединен к выходу блока преобразования подинтеграпьной функции (1 1. (l

В таком устройстве объем комбинационной исти, вкгпочающий в себя первый элемент И, элемент задержки и сумматор, ограничен и Не растет с рэстом числа разрядов. Однако объем комбинационной части по-прежнему остается значительным, Недостатками интегратора явпяются боль

35 шие затраты аппаратных средств на его реализацию и сложные связи.

Наиболее близким к предлагаемому является цифровой интегратор, р котором исключен сумматор. Такой цифровой интегратор содержит регистр подинтеграпьной функции, регистр сдвига, первый элемент И, блок итераций, второй элемент И, первый вход которого подключен к первому выходу бпока итераций, 45 второй выход которого подключен к управляющим входам регистра подинтеграпьной фунсции и регистра сдвига, выход которого подключен к его входу, а также через элемент HE подключен к входу элемента задержки, вы ход которого подкпючен ко второму входу первого элемент; И, входу блока итераций и к второму входу второго элемента И, выход которого подключен к входу первого разряда регистра сдвига. Первый вход первого эпемента И подключен к выходу регистра подинтегральной функции, B выход первого эг|емента И явпяется выходом интегратора. H исходном состоянии регистр сдвига обнупен, а в регистре подинтеграпьной фуъпсции записано значение интегрируемой функнии. И нформация в регистре сдвига сдвигается в сторону младших разрядов, а В регистре подинтеграпьной функции в сторону ст BpUIHx разрядов. Если в первом разряде регистра сдвига записан нуль, то на выходс элемента НЕ возникает единица, которая поступает на элемент задержки. Б первом такте эта единица через открытый второй эпемент И записывается в первый разряд регистра сдвига, открывает первый эпемент И и на выходе появпяется значение подинтегра льной функции. Единица с Выхода элемента задержки поступает также на вход блока итерации, что переводит его в режим настройки, в котором информация в регистре подинтеграггьной функции и регистре сдвига нормализуется (старший и мпадший разряды соответст» венно занимают правое поггожение). Если в первом разряде записана единица, то сдвиг информации происходит до разряда, в котором записан нуль, поспе чего ци ьровой интегратор работает так же, KBK описано выше $2), Недостатками такого интегратора являются низкое быстродействие ввиду необходимости включения режима настройки в рабочий цикл и все еще доста" очно бопьшая аппаратная реапизация.

Повышение быстрсдействия за счет исключения режима настройки можно охарактеризовать следующим,.прибпижен1гым расчетом.

Общее чиспо тактов дпя данногс: ин гегратора составляет М ?, где k — чиспо разрядов интегрируемых переменных. Однако число рабочих тактов (общее число тактов за вычетом тактов нормапизации) составпяет лишь 2Х - 1. Таким образом выигрыш в быстродействии инт гратора при отсутствии режима настройки составпяет

2 +"- 1 2 ,/

2 и М (1) цепь изобретения - повышение быстродействия интегратора за счет искпючения режима настройки из его рабочего цикпа и снижение аппаратньгх затрат HB его реа пизацию.

Указан1гая цепь достигаетс"ч тем, что в цифровой интегратор, содержащий ".чок итераций, группу эпементов И, эпемент

ИЕ, элемент задержки, причем выход элемента HE через эпемент задержки (>)=- Ь(т)аг.

О (()=. а () ) 1 1

3 1035 подключен к входу блока итераций, введены счетчик адреса и блок памяти, причем

У

И входов блока памяти соединены со входами интегратора, а и выходов блока памяти соединены с первыми входами элементов И группы, (И+1)-й выход блока памяти соединен со входом элемента НЕ, выход которого подключен ко вторым входам элементов И группы, выход элеменга задержки подключен к (И+1)-му 10 входу блока памяти, первый выход блока итераций подключен к входу задания режима чтения блока памяти, второй выход блока итераций подключен к входу задания режима записи блока памяти, третий 15 выход блока итераций соединен с входом установки счетчика адреса в единицу, четвертый выход блока итераций соединен со счетным входом счетчика адреса, выходы которого соединены с адресными 20 входами блока памяти.

Иа чертеже представлена структурная схема предлагаемого цифрового интегратора.

Интегратор содержит блок 1 памяти,25 группу элементов И 2, элемент HE 3, элемент 4 задержки, счетчик 5 адреса, блок 6 итераций.

Блок итераций состоит из последовательно соединенных. генератора импульсов

7, счетчика по модулю три 8, дешифратора 9, элементов И 10 и 11 и элемента

HE l2. Первый вход элемента И 10 подключен к выходу элемента задержки 4 непосредственно, а первый вход элемента

И 11 - через элемент !-П= 12.

Блок 1 памяти представляет собой массив запоминающих ячеек объемом

1„ (11 + 1 ) к, где и — число интегрируемых переменных, а к — разрядность указанных 40 переменных. B строках ог 1 no n помещены интегрируемые переменные, а в (и + 1 )-й - вспомогательная переменная, Счетчик адреса 5 принимает значения от 1 до Зс и указывает номер разряда 4> интегрируемых и вспомогательной переменных, к которому производится обращение, причем при значении счетчика адреса, равном 1, происходит обращение к старшему разряду интегрируемых пере- 50 менных и к младшему — вспомогательной.

Блок 6 итераций обеспечивает в устройстве подачу определенной nocneqoaaтельности сигналов, управляющих рабо- 55 той устройства. Элемент задержки 4 задерживает информацию на половину такта работы блока итераций 6.

605 4

Интегратор работает следующим образом, Пусть имеется функция времени 3t(t ), выполнив квантование по уровню и времени, получаем дискретную функцию у (Ф) квантованного времени $ . Требуется воспроизвести интеграл

По формуле прямоугольников

)(т) 1 (О=,r V(i) d.=,X. >«). 1=1

1= 1

Выходным сигналом предложенного интегратора является поток приращений ин

7erpanaå Для этОГО . ((j ) дОлжны быть преобразованы в поток единичных прира;.

Для реализации -цифро-частотного преобразования подинтегральной функции (Ya) в поток единичных приращений

5Y> (1 ) каждый квант времени ценится на 2 циклов итерации. Значение функции

K (с) в течение каждого кванта времени постоянно (((1)), а изменение функции ($ ) происходит при переходе к следуюшему временному кванту. Рассмотрим один квант времени. При этом значение подинтегра льной функции подразумевается постоянным

rgebY (1) = 0 или 1;

1с - число двоичных разрядов подинтегральной функции.

Для реализации указанного уравнения предназначена вспомогательная переменная, которая формирует квазиравномерный поток единичных приращений путем последовательного во времени опроса разрядов подинтегральной функции способом частотной модуляции, имеющим следующий

1 вид

3 д2311Ъ11 113,1 34 3„ ) 2 913 ЪЧ 9231Ч5 где g!- — значение р -го разряда g (1 ); к у« = " ч, "

В исходном состоянии в И строках блока памяти 1 находятся интегрируемые переменные, а вспомогательная шзременная обнулена.

Счетчик 5 адреса установлен в единицу.

ЗЛикл работы интегратора начинается с чтения из блока 1 памяти разряда пере)

«« J

;:;э?иь«х, номер которых указан в счетчиI e 5 адресга 7, при этом в счетчике 8 ,?анод« .,тоя код нуля и на первом выходе дз«инфра.«ера 9 формируется импульс "Чтение «В случае нулевого з?«ачения вспо-иогатэп«-ной переменной ?Ia («««+ 1 ) м выходе бло«а 1 памяти на выходе элеме«-:та ЧГ-: -, появляегся единипа, открь еа.:„oùaß элем?энты « «2, HB Г«ь«ходах ин= гр=, ;се появляготся значения г»одинте. Гра?.—,=.?ь", ;:ункпий с выходов блока 1 Ва

;.Ит««.. Единица с вь«хода элемента HE 3 нерэ== элема «и 4 задержки пост у2иет в с:!Ок 3. (««:. .!««!AT«g «««Олок 6 итеюаций, «. «Осл — дуня@им импульсом гснэратОра импульсоа

7 зна-:.=-:;, «»e счетчик -.а, 8 увеличивается на единицу !». Ha BTQpow выходе дешифратора «,;"",мируе-::.-Ся импульс " Запись, который

a:-«исывает еди?Пицу с выхода элемента загар. з:и в разряд вспомогательной пе„.-.e»«Ieaae; блока 1 паРляти. «,а следу?Ошем .Икте- работы =„-нера гора «««« «пульс-.ов фсрмируе я импульс, который через эле;е:;гг !«10 усганавг«ивает счетчик 5 aq;e. э в единину (переход к следу«ощему, « „";; ?Т,«;«тэсац««й) « пу,aе ед",,н?«чьОГь . ьа : ?Ia«« р ен««ой элементь P крь?Ть?, а на выходе элемента 4 заЬержки появ иется ноль, Работа блока 6 итера пий проис ходит в ООответствии с «тэлс« женкином алгоритмом, Однако на третьем такте работы блока 6 итераций ?в«пульс формируется на вь?Ходе элемента И 11, который увеличивает состояние счетчика

5 на адинлп) «

Такие ««««лпь: итерапии повторя«отся до переполнения счетчика 5 адреса, что свидетельствует Об окончании иикла рабо ты е«ггегратора,.

Таким образом, цифровой интегратор за счет искл«очения режима настройки (ему соогветствует сброс счетчика адреса э l ) «позволяет при числе разрядов интегрируемых переменных 12-16 повь«сить быстродействие в 6-8 раз (см. форм:лу (1 ) ).

Испол?зова««ие изобретения за счет уве личо?Тия быстродействия а также "-a сче" повь«шенной степени интеградии элементов памяти по cpaB he HIUo сО сдвю В?О шими регистрами, позволяет снизить габариты и потребляему?о мощ??Ость, новь«сить надежность интегратора и расширить

copy его примене??Ия, а следовательно, пает большой экономический эффект.

ВНИИПИ 3 5ВЗ ЛО

Тираж 706 Поапис н«э

Филиал ПЦП " Г!атэ??т", Г. Уж Гор;>и, л. троек гня я, 4