Запоминающее устройство с контролем и коррекцией информации

 

1. ЗАПОМНИAIODIEE УСТРОЙСТВО С КОНТРОЛЕМ И КОРРЕКЦИЕЙ ИНФОРМАЦИИ, содержащее регистр числа, регистр алреса , шифратор записи, шифратор считывания , накопитель, усилители считывания , регистр контрольной информации , первый блок сравнения и дешифратор сяиибок, причем выходы регистра числа соединены с входами шифратора записи, шифратора считывания и информационными входами накопителя, выходы которого подключены к входам усилителей считывания, выходы которых соединены с одним из информационных входов регистра числа и одними из входов первого блока сравнения, другие входы которого подключены к выходам ьгафратора считывания, а одни из выходов соединены соответственно с входами дешифратора О11ибок и с управляющим входом регистра числа, другие информационные входы которого подключены к выходам шифратора записи , адресные входы накопителя соединены с входами регистра адреса, отличающееся тем, что, с целью повышения надежности устройства путем обнаружения и коррекции четьфех ошибок одновременно/ в него введены группы стетчиков, блоки сравнения с второго по четвертый,, регистр .дефектных разрядов, блок анализа ошибок , сумматор по модулю два, счет;Чик ошибок, дополнительный регистр -.адреса, группы элементов И, элементы . ИЛИ и первый элемент И, причем входы и выходы счетчиков первой группы подключены соответственно к выходам регистра числа и к одним из входов второго блока сравнения, другие входы которого соединены с выходами усилителей считывания, а выходы - с вхоДс1ми первого элемента ИЛИ и регистра контрольной информации, выходы которого подключены к первым входам элементов И первой руппы, входа счетчиков второй группы подключены к выходам усилителей считывания, а выходы к первым и вторым входам элементов И второй группы, выходы которых соединены с входами сумматора по модулю два и регистра дефектных разрядов, выходь которого подключены к одним из вхо (Л дов третьего блока сравнения и первым входам элементов И третьей группы , вторые входы которых соединены с рыходом первого элемента ИЛИ и первым входом первого элемента И, выход которого подключен к управляющему входу регистра адреса, выходы которого соединены с одними из входов чётвер;того блока сравнения, выходы которо . го подключены к вторым входам элесо ментов И первой группы, третьи входы которых, второй ВХОД первого элемен00 та И и управляющий вход дополнительо :о ного регистра адреса подключены к первому выходу счетчика ошибок, вход которого соединен с первым выходом блока анализа ошибок, первый вход которого подключен к выходу третьего блока сравнения, третьим входам элементов И третьей группы и первому вхс ду второго элемента ИЛИ, второй вход которого соединен с вторыгл выходом блока анализа ошибок, третий выход которого подключен к .управляющему входу третьего блока сравнения, другие входы которого соединены с выходами дешифратора ошибок и первыми входами элементов И четвертой группы, вторые входы которих подключены к

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3(5Н 1 1 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОЧНРЬП ИЙ (21) 3575359/18-24 (22) 07.04.83 (46 ) 23. 08. 84 ° Бюл. 9 31 (72) Н.A.щепаева, Б.Е.Гласко и A.Ê.ÊóëòûãèH (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

М 686085, кл. G 11 С 29/00, 1978.

2. Актуальные вопросы технической кибернетики. И., "Наука", 1972,. с. 235-240 (прототип). (54) (57) 1. ЗАПОИИНМй1ЕЕ УСТРОЙСТВО

С КОНТРОЛЕМ И КОРРЕКЦИЕЙ ИНФОРМАЦИИ, содержащее .регистр числа, регистр адреса, шифратор записи, шифратор считы" вания, накопитель, усилители считывания, регистр контрольной инФормации, первый блок сраннения и дешифратор ошибок, причем выходы регистра числа соединены с входами шифратора записи, шиФратора считывания и информационными входами накопителя, выходы которого подключены к входам усилителей считывания, выходы которых соединены с одним из информационных входов регистра числа и одними из входов первого блока сравнения, другие входы которого подключены к выходам шифратора считывания, а одни из выходов соединены соответственно с входами дешифратора ошибок и с управляющим входом регистра числа, другие информационные входы которого подключены к выходам шифратора записи, адресные входы накопителя соединены с входами регистра адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства путем обнаружения и коррекции четырех ошибок одновременно, в него введены группы счетчиков, блоки сравнения с второго по четвертый, регистр дефектных разрядов, блок анализа ошибок, сумматор по модулю два, счет.,чик ошибок, дополнительный регистр

;адреса, группы элементов И, элементы

„„SU„„1 А

ИЛИ и первый элемент И, причем входы и выходи счетчиков первой группы подключены соответственно к выходам регистра числа и к одним из входов второго блока сравнения, другие входи которого соединены с выходами усили" телей считывания, а выходи — с входами первого элемента ИЛИ и регистра контрольной информации, выходы которого подключены к первым входам элементов И первой группы, входы счетчиков второй группы подключены к выходам усилителей считывания, а выходык перным н вторым входам элементов И второй группы, выходы которых соединены с входами сумматора по модулю два и регистра дефектных разрядов, выходь Е .О которого подключены к одним из входон третьего блока сравнения и первым входам элементов И третьей группы, вторые входы которых соединены с выходом первого элемента ИЛИ и перным входом первого элемента И, выход ко- Р торого подключен к управляющему входу регистра адреса, выходы которого соединены с одними из входов четвер:того блока сравнения, выходы которого подключены к вторым входам элементов И первой группы, третьи входы которых, второй вход первого элемента И и управляющий вход дополнительного регистра адреса подключены к первому выходу счетчика ошибок, вход которого соединен с первым выходом блока анализа ошибок, первый вход которого подключен к выходу третьего блока сравнения, третьим входам элементов И третьей группы.и первому вхс ду второго элемента ИЛИ, второй вход которого соединен с вторым выходом блока анализа ошибок, третий выход которого подключен к .упранляющему входу третьего блока сравнения, другие входы которого соединены с выходами дешифратора ошибок и первыми входами элементов И -четвертой группы, вторые входы которых подключены к

1109809 выХоду второго элемента ИЛИ, второй и третий входы блока анализа ошибок соединены с другими выходами первого блока сравнения, а входы с четвертого по шестой — .с выходами сумматора по модулю два, выходы счетчиков первой группы, элементов И первой, третьей и четвертой групп соединены с контрольными входами регистра числа, выходы дополнительного регистра адреса подключены к другим входам четвертого блока сравнения, а входы соединены с входами регистра адреса и являются адресными входами устройства, контрольным выходом которого является другой выход счетчика ошибок.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок анализа ошибок содержит элементы И с второго по девятый и элементы ИЛИ с третьего по пятый, выходы которых являют ся выходами блока, причем выходы элементов И с второго по четвертый

Изобретение относится к вычисли тельной технике и может быть исполь зовано прИ разработке запоминающих устройств ЦВМ.

Известно запоминающее устройство с контролем и коррекцией информации, которое содержит основной и дополнительный накопители, блок выборки адресов, дешифратор, блок контроля, ре-. гистр числа и элементы И по числу разрядов основного накопителя $1).

Недостатки этого устройства — его сложность и невозможность исправлять ошибки, возникающие в процессе эксплуатации. 15

Наиболее близким к предлагаемому является запоминающее устройство с контролем и коррекцией информации, содержащее накопитель, информационный регистр, регистр контрольных раз- () рядов, шифраторы записи и считывания, блок сравнения и дешифратор, причем выход информационного регистра соединен с входами шифраторов записи, считывания и накопителем, выход которо- 25

ro подключен к первым входам информационного регистра и регистра контрольных разрядов, выход которого соединен с первым входом схемы сравнения, второй вход которой подключен к выходу шифратора считывания, первый выход — с входом дешифратора, выход которого соединен с вторыми входами информационного регистра и регистра контрольных разрядов, выход шифратосоединены с входами третьего элемен" та ИЛИ, выходы пятого и шестого элементов И вЂ” с входами четвертого элемента ИЛИ, выходы элементов И с седьмого по девятый подключены к первому, второму и третьему взводам пятого элемента ИЛИ, четвертый вход которого соединен с первым входом . шестого элемента И и является первым выходом блока, первые входы четвертого, седьмого, восьмого и девятого элементов И объединены и являются вторым входом блока, первые входы второго, третьего и пятого элементов

И и второй вход шестого элемента И объединены и являются третьим входом блока, вторые входы второго и восьмого элементов H и третий вход шестого элемента И объединены и HBJlRY)TcR четвертым входом блока, пятым входом которого являются вторые входы. третьего, четвертого и девятого элементов И, а шестым входом — вторые входы пятого и седьмого элементов И. ра записи соединен с другим входом накопителя 23.

Известное устройство может исправить лишь одну и обнаружить две ошибки,что снижает его надежность.

Цель изобретения — повышение надежности устройства путем обнаружения и коррекции четырех ошибок одновременно.

Поставленная цель достигается тем, что в запоминающее устройство с контролем и коррекцией информации, содержащее регистр числа, регистр адреса, шифратор записи, шифратор считывания, накопитель, усилители считывания, .регистр контрольной информации, первый блок сравнения и дешифратор ошибок, причем выходы регистра числа соединены с входами шифратора записи, шифратора считывания и информационными входами накопителя, выходы которого подключены к входам усилителей считывания, выходы которых соединены с однимй из информационных входов регистра числа и одними из входов первого блока сравнения, другие входы которого подключены к выходам шиФратора считывания, а одни из выходов соединены соответственно с входами дешифратора ошибок и с управляющим входом регистра числа, другие информационные входы которого подключены к выходам шифратора записи, адресные входы накопителя соединены r. входами адреса, введены

1109809 группы счетчиков, блоки сравнения с второго по четвертый, регистр дефектных разрядов, блок анализа ошибок, сумматор по модули два, счетчик ошибок дополнительный регистр

5 адреса, группы элементов И, элементы

ИЛИ и первый элемент И, причем входы и выходы счетчиков первой группы подключены соответственно к выходам регистра числа и к одним иэ входон второго блока сравнения, другие вхо- 10 ды которого соединены с выходами усилителей считывания, а выходы — с входами первого элемента ИЛИ и регистра контрольной информации, выходы которого подключены к первым входам 15 элементов И первой группы, нходы счетчиков второй группы подключены к вы( ходам усилителей считывания, а выходы — к первым-и к вторым входам элементов И второй группы, выходы кото- 70 рых соединены с входами сумматора по модулю два и регистра дефектных разрядов, выходы которого подключены к одним из входов третьего блока сравнения и первым входам элементов

И третьей группы, вторые входы которых соединены с выходом первого элемента ИЛИ и первым входом перного элемента И, выход которого подключен к упранлякхаему входу регистра адреса, выходы которого соединены с одними из входов четвертого блока сраннения,ныходы которого подключены к вторым входам элементов И первой группы, третьи входы которых,. второй вход первого элемента И и управляющий вход, дополнительного регистра адреса подключены к первому выходу счетчика ошибок, вход которого соединен с первым выходом блока анализа ошибок, первый вход которого подключен к вы- 40 ходу третьего блока сравнения, третьим входам элементов И третьей груп пы и первому входу второго элемента

ИЛИ, второй вход которого соединен с вторым выходом блока анализа оши- 45 бок, третий выход которого подключен к управляющему входу третьего блока сравнения, другие входы которого соединены с выходами дешифратора ошибок и первыми входами элементов И четвер- 50 той группы, вторые входы которых подключены к выходу второго элемента

ИЛИ, второй и третий входы блока анализа ошибок соединены с другими выходами первого блока сравнения, а входы с четвертого по шестой — с выходами сумматора по модулЮ два, выходы счетчиков первой группы, элементов И первой, третьей и четвертой групп соединены с контрольными входами регистра числа, выходы дополни- 60 тельного регистра адреса подключены к другим входам четвертого блока сравнения, а входы соединены с входами регистра адреса и являются адресными входами устройства, контрольным 65

t выходом которого является другой выход с ет ика ошибок.

Кроме того, блок анализа ошибок содержит элементы И со второго по девятый и элементы ИЛИ с третьего по пятый, выходь1 которых являится выходами блока, причем выходы элементов И с второго по четвертый соединены с входами третьего элемента ИЛИ, выхрды пятого и шестого элементов

И вЂ” с входами четвертогo элемента

ИЛИ, выходы элементов И с седьмого по девятый подкличены к первому, к второму и третьему входам пятого элемента ИЛИ, четвертый вход которого соединен с первым входом шестого элемента И и является первым входом блока,первые входы четвертого, седьмого, восьмого и девятого элементов И объединены и янляится вторым входом блока, первые входы второго, третьего и пятого элементов И и второй вход шестого элемента И объединены и являются третьим входом блока, вторые входы второго и восьмого элементов И и третий вход шестого элемента И объединены и являются четвертым входом блока, пятым входом которого являются вторые входы третьего, четвертого и девятого элементов И, а шестым входом — вторые входы пятого и седьмого элементов И.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 — функциональная схема бло ка анализа ошибок.

Запоминабщее устройство содержит (фиг.11 регистр 1 числа, накопитель 2, усилители 3 считывания, шифратор 4 записи, шифратор 5 считывания, первый блок 6 сравнения, дешифратор 7 ошибок, первую группу счетчиков 8, второй блок 9 сравнения, первый элемент .

ИЛИ 10, регистр 11 контрольной информации, первую группу элементов И 12, вторую группу счетчиков 13, вторую группу элементов И 14, регистр 15 дефектных разрядов, третью группу элементов И 16, блок 17 анализа ошибок, сумматор 18 по модулю два, третий блок 19 сравнения, четвертую группу элементов И 20, второй элемент ИЛИ 21,, счетчик 22 ошибок, первый элемент

И 23, регистр 24 адреса, четвертый блок 25 сравнения, дополнительный регистр 26 адреса.

Блок анализа ошибок содержит (фиг. 2) элементы И с второго по девятый 27-34 и элементы ИЛИ 35-37 с третьего по пятый. На фиг. 1 и 2 обозначены информационные 38 и 39, управляющий 40 и контрольнь.е 41-44. входы регистра 1 числа, входы 45-50 с первого по шестой и выходы 51-53 блока 17 анализа ошибок, выходы 54 блока 6 сравнения, выход 55 устройстна. Число счетчиков 13 второй группы

1109809 равно сислу разрядов накопителя 2, выпЬлненного на регистрах.

Устройство работает следующим образом.

Перед началом работы в накопитель

2 записывается тест служебной информации для определения работоспособности каждого регистра.

Тест представляет собой комбинацию "10". При повреждении s регистре накопителя 2 (фиг. 1) или усилите- 1О ля 3 на выходе соответствующего из усилителей 3 считывается комбинация

00 или 11, что свидетельствует о неработоспособности регистра в накопителе 2. Если комбинация считана верно, )5 то на выходе первого из счетчиков 13 будет сигнал "1", а на выходе второго - сигнал "0", этот сигнал .выдается с инверсного выхода второго из счетчиков 13, и оба эти сигнала по- 20 даются на соответствукщий из элементов И 14, Если на выходе элемента

И 14 Формируется "1", то соответствующий регистр накопителя 2 нерабо- тоспособен и при дальнейшем описании считается дефектным.

При обращении к устройству регистр 1, счетчики 13, счетчики 8, регистры 11, 15, 24 и 26, счетчик 22 устанавливаются в "0" (цепи обнуления условно не показаны ).

В режиме записи числовая информация, предназначецная для записи в накопитель 2, поступает с выходов регистра 1 на вход шифратора 4, где происходит формирование контрольного кода, который подается на входы 39 регистра 1, далее число и контрольные коды с выходов регистра 1 подаются на входы накопителя 2, где осуществляется запись информации. На ад- 4О ресные входы накопителя 2 подается информация текущего адреса из реги- стра 24, Счетные импульсы подаются на управляющий вход регистра 24 с выхода счетчика 22 через элемент 45

И 23. Параллельно с занесением информации в накопитель 2 в счетчиках 8 производится подсчет единиц записы-, ваемой информации по каждому разряду.

Это необходимо дпядальнейшего опреде-50 ления и коррекции случайных ошибок, которые нельзя исправить, используя контрольные коды по Хэммингу.

После окончания записи массива информации контрольная информация с выходов счетчиков 8 поступает на вхо-, ды 41 регистра 1 и далее записывается в накопитель 2. На этом режим записи заканчивается.

В начале режима считывания с вы- 60 ходов накопителй 2 выдается служебная информация, которая поступает на входы усилителей 3 и далее на входы счетчиков 13. Счетчики 13 и элементы

И 14 производят анализ служебной ин- $5

Формации, и сигналы о наличии дефектных разрядов в том случае, если они имеются, поступают на входы регистра 15 и на сумматор 18, где происхо-, дит подсчет количества имеющихся дефектных разрядов. Информация о количестве дефектных разрядов и номера дефектных разрядов хранятся на реги"стре 15 и в сумматоре 18 в течение всего периода обращения к массиву информации, записанной в накопитель 2

После служебной информации считывается записайная ранее числовая информация. При этом число с выходов усилителей 3 поступает на входы 38 регистра 1, с выхода которого оно поступает на вход шифратора 5, который вновь формирует контрольные разряды по коду Хэмминга и контрольные разряды для обнаружения двойной ошибки, затем эти сигналы сравниваются блоком

6 со считанными контрольными кодами, поступавшими с выходов усилителей 3.

При этом возможны различные виды ошибок, Ошибка, вызванная постоянными дефектами и зафиксированная в регистре 15, в дальнейшем именуется постоянной ошибкой. Возможны такие случаи, когда дефекты, зафиксированные в регистре 15 для определенной записанной информации, не вызывают ошибки, такую ситуацию будем в дальнейшем именовать фиктивной ошибкой.

В случае отсутствия как постоянных. так и случайных ошибок все выходы блока 6 и выходы 48,49 сумматора 18 не возбуждены, число с регистра 1 выдается на выходы устройства (на фиг. 1 условно не показаны 1.

При этом контрольные коды Хэмминга, сформированные шифратором 5, равный считанным контрольным кодам.

При рассмотрении количества ошибок, возникающих в устройстве, ограничимся двумя случайными ошибками и двумя постоянными, так как возникновение трех и более случайных ошибок будем считать маловероятным событием. В случае возникновения нечетного числа ошибок при считывании числовой информации при сравнении контрольных кодов, записанных в накопителе 2, и контрольных кодов, вновь сформированных в режиме считывания, на выходе 54 блока 6. формируется сигнал ненулевого признака,-который поступает на вход

40 регистра 1, прекращая считывание числовой информации. На входы дешифратора 7- с выходов блока подаются сигналы признака ошибки, которые сформированы в блоке 6, а на выходе 46 блока 6 формируется сигнал возникновения нечетной ошибки в считанной информации, при этом возможны следующие комбинации ошибок: а ) одна постоянная ошибка; б ) одна постоянная и одна фиктивная ошибки; в) одна посто1109809 янная и дне случайные ошйбки; г) одна постоянная, две случайные и одна фиктивная ошибки; д ) одна. случайная ошибка; е ) одна случайная и две фиктивные ошибки;ж ) одна случайная и одна фиктивная ошибки; э ) одна случайная и две постоянные ошибки.

Если в процессе считывания служебной информации обнаружены олин или два дефектных регистра накопителя 2, то информация аб этих дефектных раз- 10 рядах записывается в регистр 15, а их общее количество подсчитывается сумматором 18.

При условии существования одиночной ошибки и наличии сигнала одного дефектного разряда накопителя 2 на выходе 48 сумматора 18 на вход 47 блока 17 поступает сигнал одиночной ошибки с выхода блока 6, на входах дешифратора 7 формируются сигналы признака ошибки, поступающие с выходов блока 6, при этом возбуждается выход дешифратора 7, соответствующий номеру разряда, в котором произошла ошибка. Cm налы, которые поступают на входы 47,48 блока 17, подаются на входы. элемента И 27, .в результате на выходе 53 формируется и поступает на вход блока 19 сигнал разрешения сравнения содержимого регистра 15и дещифратора 7. Если адреса дефектного разряда и номер ошибки совпали, то выдается сигнал совпадения, который поступает на первые входы элементов

И 16, на вторых входах которых находится номер дефектного разряда. При . З5 этом возбуждается выход соответствующего блока иэ элементов И 16 и выдается сигнал коррекции на соответству сщий из входов. 43 регистра 1. Таким образом производится коррекция содер-40 жимого дефектного разряда накопите-! ля 2.

Случай б характеризуется условием существования одиночной ошибки и наличием сигнала двух дефектных разрядов. накопителя на втором входе сумматора 18. На вход блока 17 поступает сигнал одиночной ошибки, а .на вход

49 — сигнал, поступающий.с выхода сумматора 18, но на выходе дешифратора 7 находятся сигналы соответствующие сигналам признака ошибки, которые поступают на входы блока 19.

Сигналы с входов 47 и 49 блока 17 подаются на,элемент И 28 (фиг. 2), в результате чего с выхода 53 поступает сигнал на вход блока 19, на другие входы которого подаются сигналы, соответствующие номерам дефектных разрядов с выходов дешифратора 7. 60

В блоке 19 происходит сравнение номера регистра, содержащего постоянную ошибку, и номера разряда на выходе дешифратора 7, в результате чего сигнал разрешения коррекции выдается 65 на первые входы элементов И 16, с соответствующего выхода которых выдается сигнал, поступающий на вход 43 регистра 1, и выполняется коррекция информации. Вновт- сформированные контрол -.ные коды сравниваются с кодами, поступившими из накопителя 2, и на выходе 40 блока б появляется сигнал нулевого признака, .разрешающий дальнейшее считывание из накопителя 2.

В случае б рассматривается наличие одной постоянной и двух случайных ошибок. Как и в предыдущих случаях возбуждаются выходы 40,54 и 47 блока б. На входе 47 блока 17 присутствует сигнал одиночной ошибки, а на входе 48 — сигнал наличия одного дефектного разряда в накопителе 2. В этом случае, как и в случае сх, по сигналу на выходе 53 блока 17 блок 19 разрешает сравнение номера дефектного разряда, поступающего с регистра 15, и номера разряда одиночной ошибки на выходе дешифратора 7. Но в этом случае номера разрядов не совпадают и блок 19 выдает сигнал несовпадения, который поступает на вход 45 блока 17, в результате чего с выхода 53 сигнал подается на вход счетчика 22, на выходе которого формируется сигнал, поступающий на вход регистра 26, по которому происходит запрет формирования текущего адреса в регистре 26, а также подается сигнал на входы элементов И 12 и на вход элемента И 23.

Производится дальнейшее считывание информации из накопителя 2 и подсчет контрольной информации. После окончания считывания числового массива считывается контрольная информация и поступает на входы блока 9, на другие входы которого подается с выходов счетчиков 8 информация, подсчитанная в режиме считывания. При сравнении контрольной информации в блоке 9 определяются разряды, в которых произошли случайные ошибки, т.е. осу)ществляется продольный контроль чис-ловой информации. Далее сигнал несовпадения подается на соответствующий вход регистра 11 и на один из входов элемента ИЛИ 10, на выходе которого формируется сигнал, разрешающии повторное обращение к накопителю 2. Этот сигнал подается на вход элемента И

23, на втором входе которого — сигнал с выхода счетчика 22, а на выходе элемента И 23 формируется сигнал, поступающий на вход регистра 24. В результате текущий адрес с выхода регистра 24 подается на входы блока 25, на другие входы которого подается адрес, соответствующий неопределенному состоянию устройства, т. е. нельзя в этом случае произвести непосредственную коррекцию информации. При совпа-" дении адресов в блоке 25 возбуждает-

1109809

10 ря, оГо выход, сигнал поступает на вторив входы элементов И 12, на третьих входах которых находятся номера разря- дов, в которых в данном числе проивошли случайные ошибки. Возбуждаются выходы соответствующих элементов И 5

12, сигналы подаются на входы 42 ре- гистра 1, т.е. производится коррек.ция случайных ошибок. Но в данном случае все выходы блока б останутся возбуждены, так как произошла коррек- 10 ция постоянной ошибки при условии одиночной ошибки.

Случаю Z. соответствует условие одиночной ошибки, наличие сигнала двух дефектных регистров накопителя

2, сигналы на выходах блока б и на входах 47 и 49 блока 17, формирующие сигнал на его выходе 53. На первых входах блока 19 — сигналы одиночной ошибки, а на другие его входы поступают номера дефектных разрядов с выходов дешифратора 7. Формируется сигнал несовпадения в блоке 19, так как номера дефектных регистров не соответствуют сигналам на выходе дешифратора 7, и сигнал с выхода блока 19 подается на вход 45 блока 17, с выхода 53 которого подается сигнал на вход счетчика 22, à íà его выходе возникает сигнал, по которому производится запрет Формирования текущего адреса на регистре 26, Процесс обнаружения двух случайных ошибок аналогичен случаю S. После коррекции случайных ошибок на выходах блока 6 35 формируются сигналы, соответствунщие одиночной ошибке, а на выходах сумматора 18 — сигнал двух дефектных ошибок, что соответствует случаю Б.

В случае 8 на входе 47 блока 17 40 присутствует сигнал наличия одиночной ошибки„ а на входе 50 — сигнал отсутствия дефектов в накопителе 2.

Эти сигналы подаются на входи элемента И 30, в результате на выходе 52 45 формируется сигнал, поступающий на второй вход элемента ИЛИ 21, с выхода которого подается сигнал разрешения на входы элементов И 20, на другие входы которых подаются сигналы с выходов дешифратора 7. Возбуждается выход одного из элементов И 20, соот,ветствующий номеру разряда, в котором произошла случайная ошибка, и производится ее коррекция в регистре 1.

В случае е возбуждаются входы 47 и 49 блока анализа 17 и соответственно его выход 53. Сигнал с выхода

53 блока 17 подается на вход блока 60

19, где формируется сигнал несовпадения, который поступает на вход 45 блока 17, с выхода которого подается на вход счетчика 22.-Далее производится определение и коррекция, случай-65 ной ошибки аналогично случаю 6 . Если после коррекции одной случайной ошибки выходы 40,54,46 и 47 блока б не возбуждаются, то коррекция произведена правильно и два дефектных разряда в данном случае содержат фйктивные ошибки.

В случае т возбуждаются входы 47 и 48 и выход 53 блока 17, в блоке 19 происходит несовпадение содержимогд регистра 15 и дешифратора 7. Сигнал с выхода блока 19 поступает на вход

45 блока 16 и далее на вход элемента

И 31, на входах .47 и 48 которого находятся сигналы одной ошибки и одного дефектного разряда, в результате формируется сигнал, поступающий на выход 52 блока 17 и далее на вход элемента ИЛИ 21, с выхода которого поступает как сигнал разрешения коррекции на входы элементов И 20, на других входах которых находится сигнал номера разряда, в котором произошла случайная ошибка.

Случай л аналогичен случаю в, но после коррекции одной случайной ошибки, т.е. после подсчета контрольной информации и проведения продольного контроля и коррекции, возникает условие существования двух постоянных ошибок, обнаружение и коррекция которых рассмотрены ниже.

Рассмотрим случай, когда формируется сигнал четной ошибки, при этом в режиме считывания возбуждаются выходы 40 и 54 блока 6, à íà его выходе 46 формируется сигнал наличия четной ошибки в считанной информации.

При этом возможны следующие комбинации: и) две постоянные ошибки; к) две случайные ошибки; n) две случайные и одна фиктивная ошибка; м) две случайные и две фиктивные ошибки; к) две случайные и две постоянные ошибки; о) одна случайная и одна постоянная ошибки; п) одна случайная, одна постоянная и одна фиктивная.

Работу устройства при наличии четной ошибки рассмотрим для случая двух постоянных ошибок (и) и случая двух случайных ошибок (y, I, так как работа устройства в остальных случаях аналогична, в основном, рассмотренным случаям.

В случае и возбуждены входы 46 и 49 блока 17 и его выход 51, с которого сигнал поступает на вход счетчика 22. По этому сигналу производится запрет формирования текущего адреса в регистре 26, а затем — подсчет контрольной информации, но так как случайных ошибок не возникало, то ,с выхода элемента ИЛИ 10 на входы элементов И 16 выдается сигнал, разрешающий коррекцию информации при повторном обращении в тех дефектных разрядах, которые записаны в рсги1109809 стре 15. Таким образом корректируются две постоянные ошибки.

В случае отсутствуют сигналы о наличии дефектных разрядов, но возбуждены входы 46 и 50 блока 17. Сигнал на входе 50 блока 17 свидетельствует об отсутствии дефектных разрядов в накопителе 2. Возбуждается выход 51.блока 17, сигнал подается на вход счетчика 22 производится подI

10 счет контрольной информации, определение регистров в накопителе 2, в которых произошли случайные ошибки и их коррекция, ачалогично случаю в .

Если в процессе считывания числового массива из накопителя 2 поступает второй сигнал на вход счетчика 22, то на выходе 55 счетчика 22 возбужден сигнал неисправимой ошибки и производится останов работы устрой- . ства.

Таким образом, сохраняется работоспособность при возникновении одной, двух, трех и четырех ошибок, так как эти ошибки могут быть автоматически локализованы и исправлены, за счет чего повышается надежность предлагаемого устройства. При этом две ошибки могут быть случайными, возникшими в процессе эксплуатации устройства, а еще две вызваны заранее допущенными дефектами накопителя 2.

В предлагаемом запоминающем устройстве последовательного действия применяются как поперечный контроль по коду Хэмминга, так и продольнйй контроль, что позволяет проводить коррекцию четырех ошибок одновременно.

Технико-экономическое преимущество предлагаемого устройства заключается в более высокой належности.

1109809

Составитель Т. Зайцева

Редактор A.Ìîòûëü Техред М.Надь Корректор О.Луговая

Заказ б091/37 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4