Устройство для контроля блоков постоянной памяти

 

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПОСТОЯННОЙ ПАМЯТИ, содержащее генератор тактовы.х импульсов , первый выход которого соединен с первым входом первого элемента И, а второй выход - с входом первого элемента задержки , счетчики с первого по третий, группу элементов И, первый коммутатор и преобразователь кодов, причем информационные выходы третьего счетчика подключены к управляющим входам первого коммутатора , выход которого соединен с информационным входом преобразователя кодов, отличающееся тем, что, с целью повышения достоверности контроля, в него введены второй коммутатор, формирователь сигналов сброса, фор.мирователь сигналов останова , элементы И с второго по четвертый, первый, второй и третий триггеры, формирователь сигналов пуска, первый блок сравнения , регистр числа, первый элемент НЕ, второй элемент задержки, первый элемент И-НЕ, первая группа ключей и переключатель , причем второй вход первого элемента И подключен к выходу первого элемента НЕ, вход которого соединен с выходом второго элемента И, первым входом третьего элемента И и управляющим входом второго коммутатора, одни из входов которого подключены к информационным выходам первого счетчика, счетный вход которого соединен с выходом первого элемента И, а выход переполнения - со счетными входами второго и третьего счетчиков и входом формирователя сигналов сброса. первый выход которого подключен к обнуляющим входам генератора тактовых импульсов , первого счетчика, первого триггера и первому установочному входу третьего триггера, второй выход формирователя сигналов сброса соединен с входами сброса второго и третьего счетчиков, преобразователя кодов и установочным входом второго триггера, вход переключения которого соединен с выходом третьего элемента И, обнуляющий вход - с выходом формирователя сигналов пуска, а синхровход - с выходом четвертого элемента И, первый вход которого подключен к нулевому выходу третьего трггера, а второй вход - к выходу второго элемента задержки, входу синхронизации преобразователя кодов и перi вому входу первого элемента и - НЕ. второй вход которого соединен с единичным вы (Л ходом третьего триггера, а выход - с входами синхронизации регистра числа и третьего триггера, вход переключения которого подключен к щине логического нуля, а второй установочный вход - к выходу переключателя , - первому входу формирователя сигналов останова и первому входу второго элемента и, второй вход которого соединен с единичным выходом первого триггера, счетный вход которого подключен к второму вы4 СП ходу генератора тактовых импульсов, управляющий вход которого соединен с выходом формирователя сигналов останова, СО второй вход которого подключен к выходу преобразователя кодов, а третий вход - к нулевому выходу второго триггера, вход опроса преобразователя кодов соединен с выходом переполнения третьего счетчика, вход второго элемента задержки подключен к выходу первого апемента задержки, второй вход третьего элемента И соединен с выходом первого б.яока сравнения, одни из входов которого соединены с выходами элементов и группы и одними из входов регистра чиста, выходы которого подключены к другим входам блока сравнения и входам

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(51) С 11 С 29 00 (" "1 э - т >

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3579296/18-24 (22) 15.04.83 (46) 23.07.84. Бюл. ¹ 27 (72) А. Л. Самойлов (53) 681.327 (088. 8) (56) 1. Авторское свидетельство СССР № 736179, кл. Ci 11 С 29/00, 1977.

2. Авторское свидетельство СССР № 868843, кл. G 11 С 29/00, 1979 (прототип) . (54) (57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПОСТОЯННОЙ ПАМЯТИ, содержащее генератор тактовых импульсов, первый выход которого соединен с первым входом первого элемента И, а второй выход — с входом первого элемента задержки, счетчики с первого по третий, группу элементов И, первый коммутатор и преобразователь кодов, причем информационные выходы третьего счетчика подключены к управляющим входам первого коммутатора, выход которого соединен с информационным входом преобразователя кодов, отличающееся тем, что, с целью повышения достоверности контроля, в него введены второй коммутатор, формирователь сигналов сброса, формирователь сигналов останова, элементы И с второго по четвертый, первый, второй и третий триггеры, формирователь сигналов пуска, первый блок сравнения, регистр числа, первый элемент НЕ, второй элемент задержки, первый элемент

И вЂ” НЕ, первая группа ключей и переключатель, причем второй вход первого элемента И подключен к выходу первого элемента НЕ, вход которого соединен с выходом второго элемента И, первым входом третьего элемента И и управляющим входом второго коммутатора, одни из входов которого подключены к информационным выходам первого счетчика, счетный вход которого соединен с выходом первого элемента И, а выход переполнения — со счетными входами второго и третьего счетчиков и входом формирователя сигналов сброса, „ 0„„1104590 А первый выход которого подключен к обнуляющим входам генератора тактовых импульсов, первого счетчика, первого триггера и первому установочному входу третьего триггера, второй выход формирователя curíà10в сброса соединен с входами сброса второго и третьего счетчиков, преобразователя кодов и установочным входом второго триггера, вход переключения которого соединен с выходом третьего элемента И, обнуляющий вход — с выходом формирователя сигналов пуска, а синхровход — c выходом четвертого элемента И, первый вход которого подкл ючен к нулевому выходу третьего трггера, а второй вход — к выходу второго элемента задержки, входу синхронизации преобразователя кодов и и рвому входу первого элемента И вЂ” HE. второй вход которого соединен с единичным выходом третьего триггера. а выход — с входами синхронизации регистра числа и третьего триггера, вход переключения которого подключен к шине логического нуля, а второй установочный вход — к выходу переключателя, . первому входу формирователя сигналов останова и первому входу второго элемента И, второй вход которого соединен с единичным выходом первого триггера, счетный вход которого подключен к второму выходу генератора тактовых импульсов, управляющий вход которого соединен с выходом формирователя сигналов оста нова, второй вход которого подключен к выходу преобразователя кодов, а третий вход к нулевому выходу второго триггера, вход опроса преобразователя кодов соединен с выходом переполнения третьего счетчика, вход второго элемента задержки подключен к выходу первого элемента задержки, второй вход третьего элемента И соединен с выходом первого блока сравнения, одни из входов которого соединены с выходами элементов И группы и одними из входов регистра числа, выходы которого подключены к другим входам блока сравнения и входам

1104590 первого коммутатора, первые входы элементов И группы соединены с выходами ключей первой группы, первые входы которых подключены к шине логической единицы, а вторые входы — к шине логического нуля, вторые входы элементов И группы являются информационными входами устройства, выходы второго счетчика соединены с другими входами второго коммутатора, выходы которого являются адресными выходами устройства, первый и второй входы переключателя соединены соответственно с шиной логической единицы и с шиной логического нуля и являются управляющими входами устройства, управляющим выходом которого является выход первого элемента задержки.

2. Устройство по п. 1, отличающееся тем, что преобразователь кодов содержит сумматор по модулю два, регистр сдвига, второй и третий элементы И вЂ” HE, третий элемент задержки, второй элемент НЕ, второй блок сравнения, вторую группу ключей и четвертый триггер, нулевой выход которого является выходом преобразователя, а обнуляющий вход соединен с первым входом второго элемента И вЂ” НЕ и является входом сброса преобразователя, информационным входом и входом синхронизации ко1

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при разработке, отладке и диагностике неисправностей постоянных запоминающих устройства.

Известно устройство для контроля блоков постоянной памяти, содержащее блок логического анализа, блок управления счетчика, блок задания адреса, блок индика10 ции, сумматор и коммутаторы 11).

Недостатком данного устройства является низкое быстродействие.

Наиболее близким к предлагаемому является устройство для контроля блоков постоянной памяти, содержащее генератор сигналов; основной счетчик адресных сигналов, анализатор, счетчик выходных сигналов, основные элементы И и формирователи выходных сигналов, элемент задержки, коммутатор, пороговые элементы, причем выход генератора сигналов соединен с первыми входами основных элементов И, выходом устройства и входами элемента задержки и счетчика выходных сигналов, адресные выходы которого подкл1очены к одторого являются соответственно один из входов сумматора по модулю два и первый синхровход регистра сдвига, одни из выходов которого соединены с другими входами сумматора по модулю два, выход которого подключен к информационному входу регистра сдвига, установочные входы которого соединены с шиной логического нуля, а управляющий вход и второй синхровход — соответственно с выходом второго элемента И вЂ” НЕ и с выходом третьего элемента И вЂ” НЕ, первый вход которого подключен к выходу третьего элемента задержки, вход которого соединен с выходом второго элемента И вЂ” НЕ, второй вход третьего элемента И вЂ” НЕ подключен к нулевому выходу четвертого триггера, вход переключения которого соединен с выходом блока сравнения, одни входы которого соединены с выходами регистра сдвига, а другие входы — с выходами ключей второй группы, первые и вторые входы которых подключены соответственно к шине логической единицы и к шине логического нуля, синхровход четвертого триггера соединен с выходом второго элемента НЕ, вход которого и второй вход второго элемента И- — HE объединены и являются входом опроса пре. образователя.

2 ним из входов коммутатора, а выход переполнения — к входу основного счетчика адресных сигналов, адресные выходы которого содинены с вторыми входами основных элементов И, выходы которых подключены соответственно к входам основных формирователей выходных сигналов, выходы которых являются одними из адресных выходов устройства, входы пороговых элементов являются входами устройства, а выходы подключены к другим входам коммутатора. выход которого соединен с информационным входом анализатора, тактовый вход которого подключен к выходу элемента задержки.

Устройство содержит также элемент

ИЛИ вЂ” HE, дополнительные элементы И и формирователи выходных сигналов, триггер, ключ и дополнительный счетчик адресных сигналов, выходы которого соединены с одними из входов дополнительных элементов И, другие входы которых соединены с выходом генератора сигналов. а выходы — с входами дополнительных формирователей выходных сигналов, выходы которых являются другими адресными выходами устройства, вход дополнительного счетП 04590 чика адресных сигналов подключен к инверсному выходу триггера, установочный вход которого подключен к выходу переполнения основного счетчика адресных сигналов, вход сброса триггера содинен с входом сброса анализатора и с одним из выводов ключа, другой вывод которого соединен с шиной нулевого потенциала, прямой выход триггера и выход переполнения дополнительного счетчика адресных сигналов соединены с входами элемента ИЛИ вЂ” НЕ, вы10 ход которого соединен с управляющим входом генератора сигналов (21.

Недостатком известного устройства является низкая достоверность контроля вследствие того, что при контроле блока постоянной памяти проверяется информация поочередно во всех разрядах каждого адреса и, следовательно, период смены адреса в К раз (где К вЂ” число разрядов ПЗУ) больше периода обращения к ПЗУ, а также вследствие отсутствия контроля взаимного влияния информации, записанной в различных микросхемах и контроля индивидуально каждого разряда ПЗУ.

Цель изобретения — повышение достоверности контроля блоков постоянной памятии.

Поставленная цель достигается тем, что в устройство для контроля блоков постоянной памяти, содержащее генератор тактовых импульсов, первый выход которого соединен с первым входом первого элемента И, а второй выход — с входом первого элемента задержки, счетчики с первого по третий, группу элементов И, первый коммутатор и преобразователь кодов, причем информационные выходы третьего счетчика подключены к управляющим входам первого коммутатора, выход которого содинен с информационным входом преобразователя кодов, введены второй коммутатор, формирователь сигналов сброса, формирователь сигналов останова, элементы И с второго по четвертый, первый, второй и третий триггеры, формирователь сигналов пуска, первый блок сравнения, регистр числа, первый элемент

НЕ, второй элемент задержки, первый элемент И вЂ” НЕ, первая группа ключей и переключатель, причем второй вход первого элемента И подключен к выходу первого элемента НЕ, вход которого соединен с выходом второго элемента И, первым входом третьего элемента И и управляющим входом второго коммутатора, одни из входов которого подключены к информационным выходам первого счетчика, счетный вход которого соединен с выходом первого элемента И, а выход переполнения — со счетными входами второго и третьего счетчиков и входом формирователя сигналов сброса, первый выход которого подключен к обнуляющим входам генератора тактовых им25

55 пульсов, первого счетчика, первого трип.ера и первому установочному входу третьего триггера, второй выход формирователя сигналов сброса соединен с входами сброса второго и третьего счетчиков, преобразователя кодов и установочным входом второго триггера, вход переключения которого соединен с выходом третьего элемента И, обнуляющий вход — с выходом формирователя сигналов пуска, а синхровход — с выходом четвертого элемента И, первый вход которого подключен к нулевому выходу третьего триггера, а второй вход — к выходу второго элемента задержки, входу синхронизации преобразователя кодов и первому входу первого элемента И вЂ” HE, второй вход которого соединен с единичным выходом третьего триггера, а выход с входами синхронизации регистра числа и третьего триггера, вход переключения которого подключен к шине логического нуля, а второй установочный вход — к выходу переключателя, первому входу формирователя сигналов останова и первому входу второго элемента И, второй вход которого соединен с единичным выходом первого триггера, счетный вход которого подключен к второму выходу генератора тактовых импульсов, управляющий вход которого соединен с выходом формирователя сигналов останова, второй вход которого подключен к выходу преобразователя кодов, а третий вход — к нулевому выходу второго триггера, вход опроса преобразователя кодов соединен с выходом переполнения третьего счетчика, вход второго элемента задержки подключен к выходу первого элемента задержки, второй вход третьего элемента И соединен с выходом первого блока сравнения, одни из входов которого соединены с выходами элементов И группы и одними из входов регистра числа, выходы которого подключены к другим входам блока сравнения и входам первого коммутатора, первые входы элементов И группы соединены с выходами ключей первой группы, первые входы которых подключены к шине логической единицы, а вторые входы — к шине логического нуля, вторые входы элементов И группы являются информационными входами устройства, выходы второго счетчика соединены с другими входами второго коммутатора, выходы которого являются адресными выходами устройства, первый и второй входы переключателя соединены соответственно с шиной логической единицы и с шиной логического нуля и являются управляющими входами устройства, управляющим выходом которого является выход первого элемента задержки.

Преобразователь кодов содержит сумматор по модулю два, регистр сдвига, второй и третий элементы И вЂ” HE третий эле1104590 мент:3а),(ержки, в Горой элемент НЕ, второй блок сравнения, вторую группу ключей и четвертый триггер, нулевой выход которого является выходом преобразователя, я обнуляющий вход соединен с первым ()ходом второго элемента И вЂ” HE и являoi;я входом сброса преобразователя, информ ационным входом и входом синхронизации которого являются соответст вен но оди и i;3 входов сумматора по модул(о двя и (IFpвый синхровход регистра сдвига, Одни fl(3 выходов которого соединены с другими входами сумматора по модулю два, выход которого подключен к информационному Входу регистра сдвига, установочные входы которого соединены с шиной логического нуля, а управляющий вход и второй синхровход— соответственно с выходом второго элемента И вЂ” HE и с выходом третье(o элемента

И вЂ” -HE, первый вход которого подключен к выходу третьего элемента задержки, вход которого соединен с выходом второго элемента И--- НЕ, второй вход третьего элемента И вЂ” НЕ подключен к нулевому зыходу четвертого триггера, вход перекл(очения которого соединен с выходом блока сравнения, одни входы которого соединены с выхода ми реги стра сдвига, а другие входы с выходами ключей второй группы, первые и вторые входы которых подключены соответственно к шине логической единицы и к шине логического нуля, синхровход четвертого триггера соединен с выходом второго элемента НЕ, вход которого и второй вход второго элемента И вЂ” НЕ объединены и являются входом опроса преобразователя.

На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 схема преобразователя кодов; на фиг. 3— схема третьего счетчика.

Устройство для контроля блоков постоянной памяти содержит (фиг. !) генератор 1 тактовых импульсов, первый элемент И 2, первый 3 и второй 4 счетчики, первый коммутатор 5, формирователь 6 сигналов сброса, третий счетчик 7, группу элементов И 8, второй коммутатор 9, преобразователь 10 кодов, формирователь 11 сигналов останова, первый триггер 2, второй элемент

И 13, первый элемент НЕ 14, третий элемент

И 15, второй триггер 16, формирователь 17 сигналов пуска, первый элемент 18 задержки, второй элемент 19 задержки с подвижным контактом, третий триггер 20, первый элемент И вЂ” HE 21, четвертый элемент И 22, первый блок 23 сравнения, регистр 24 чисел, первую группу ключей 25 и переключатель 26.

На фиг. 1 показан контролируемый блок

27 постоянной памяти и обозначены выходы 28 элементав И 8 группы, информационные выходы 29 счетчика 3, выходы 30 счетчика 4. у!(ран,-я>оп(и(i вход ) коммутатора

,3, адГ)(с ffiif(f3!>i х(),(l>f 32 >стр Ои ств;1, выход

3;);и реп Олпе) I;I>! Счетчи кя 3, выход 34 форxfI(()l)k3(I fr !ÿ (), !3ы:()д ):) Г(ере((олн("ния и выхо Ji>! 36 с>((тчикя ), ин(!)Ор>(я((но(3((ыс ()xolbi

ЗГ устроист!3!, !3xo(f>l 38, выход О9 fi синхровход 4();(рпк р((зователя 10, вы.:.од 4! и в;о (ы 42 li 43 (!)Ормиповат(х!я 1!, Обнхт(Яющпй вход 14 и «ыходы 45 и 46 генератора

1, управляющии выход 47 устройства.

l!реобряз(>вят(ль 10 кодов содержит (фиг. 2) суммат(>р 48 по модулю двя, регистр 49 сдви! а. второй.50 и третий 5(эле >i t. (f (,>! l."1 — - HE, ()((и и э "IF м(I» T О2 зад»рж ки второй эг(е»>Опт Н1.. 53, второй блок 54 сравi((. kIIf5f, >3Top, 10 групГ(у к. ючей 55 и чс Вертый триггер 56. Счетчик 7 содержит (фиг. 3) счет )ик 5>> . ци клок, элементы F4 58 и 59, группу клк)чей 60. дешифратор 61, элемент

НЕ 62. э.(емент 2 И вЂ” ИЛИ 63, элемент 64 задержки, группу элементов НЕ 65 l! пеЪ) реключатель 66 режимов, механически свя,àííûé с перек IIo faтелем 26 (фиг. ) и переключак)щийся синхронно с ним.

На (!)Ill . — 3 обозначены шина 67 логической единиць(vi шина 68 логического

kI yля, cooT>3cTcT(3vIoLI(H(- положениям «Эталонный контроль», «Разрядный контроль» (Iepe((;i(o«F3телей 26 и 66, а также обозначено ((Оложение 69 «Сигнатурный контроль» переключателей 26 и 66.

Устройство работает следующим образом

3о Исходное состояние устройства Определяется положением переключателей в генераторе 1, ключей 25, переключателей 26 (фиг. !),60 и 66 (фиг. 3), ключей 55 (фиг. 2), которые устанавливаются вручную оператором.

35 Переключатели в генераторе 1 определяют период обращения к проверяемому блоку 27. С помощью переключателей 26 и 66 выбирается режим работы устройства (эталонный, сигнатурный) . Ключи 25 отключают любой из разрядов контролируемого блока

27. С помощью ключей 60 устанавливается разрядность коммутатора 5 в соответствии с разрядностью проверяемого блока 27. С помощью ключей 55 устанавливается ожидаемыйый результирующий код (сигнатура) .

45 Элементом 19 задержки устанавливается предполагаемое значение времени выборки чисел из контролируемого блока 27.

Устройство работает в трех режимах: режим сигнатурного анализа любого разряда или всех разрядов проверяемого блока памяти и режим эталонного контроля.

Режим сигнатурного анализа одного любого разряда заключается в проверке содержимого любого выбранного оператором разряда блока 27. Для этого оператор устанавливает на ключах 60 код номера проверяемого разряда, переключатели 26 (фиг. 1) и бб (фиг. 3) в положение 68.

1 104590

45

Импульс переполнения с выхода счетчика 3 поступает на входы 33 формирователя 6 и счетчика 7, в результате на вход 44 генератора 1 поступает импульс конца цикла. Одновременно импульс переполнения поступает на вход 33 счетчика 7 и переключает его в очередное состояние. Двоичный код с выходов счетчика соответствует номеру предпоследнего (К в !)-го разряда проверяемого блока 27 памяти. После этого генератор 1 начинает формирова.гь импульсы обращения и тактовые импульсы переключеHия счетчика 3. Далее начинается новый цикл выборки слов из блока 27, при этом через коммутатор 5 в преобразователь

10 проходит информация (К вЂ” 1) -го разряда, считанная из блока 27. Аналогично в третьем цикле контроля в регистр 49 записывается информация (К вЂ” 2) -го разряда из блока 27 памяти.

После К циклов контроля заканчивается запись информации всех К разрядов проверяемого блока 27 в регистр 49 преобразователя 10. На всех входах дешифратора 61 (фиг. 3) будут единичные потенциалы, которые обусловят на его выходе нулевой потенциал, поступающий на выход 35 и на элемент И 59, с выхода которого отрицательный сигнал запишет в счетчик 57 начальный код номера К-го разряда, котор61й набран на ключах 60.

Одновременно импульс конца проверки поступает на вход преобразователя 10 и фиксирует на триггере 56 (фиг. 2) результат сравнения считанной (в регистре 49) сигнатуры всех разрядов проверяемого блока 27 с ожидаемым кодом, набранным на кл|очах 55. В случае равенства процесс проверки повторяется, в случае неравенства происходит останов.

Режим эталонного контроля.

Положительный результат контроля в рассмотренных выше режимах проверки свидетсльствует о правильности записаннои в блоке 27 памяти информации и устойчивости ее считывания при последовательном переборе адресов. Эта проверка не дает достоверного ответа о надежности блока, так как в реальной эксплуатации возможен случайный порядок выборки адресов. При этом возможно неустойчивое считывание слов отдельных адресов после выборки друхги х адресов. В предлагаемом устроистве эта проверка осуществляется в режиме эталонного контроля, в котором осуществляется проверка устойчивости считывания информации из олока 27 памяти при всех сочетаниях адресных переходов. При этом за эталон принимается число, записанное в регистр 24 в первом такте каждого цикла

Этот режим реализуется при установке переключателя 26 в положение 67. Г1ри этом запрещается прохождение сигналов останова с входа 39 и разрешается прохождение сигнала с выхода 43 триггера 16 на вход 41 генератора l. Кроме того, с выхода переключателя 26 единичный потенциал подается на вход триггера 20, разрешая ему работать в режиме переключения, а также на вход элемента И 13, разрешая прохождение через него сигналов переключения с выхода триггера 12.

Перед началом работы происходит начальная установка нажатием кнопки

«СБ РОС».

Пуск устройства осуществляется при нажатии кнопки «ПУСК» в формирователе 17, который устанавливает триггер 6 в нулевое положение и снимает запрет с генератора 1. При этом генератор 1 формирует на выходе 46 первый тактовый импульс, который поступает на синхровход триггера

12 и переключает его в единичное состояние.

При этом на выходе элемента И !3 появляется единичный потенциал, который поступает на вход элемента И 2, вход 31 коммутататора 9 и переключает его в положение, пропускающее код адреса с выходов

30 счетчика 4 на выходы 32 устройства.

По первому импульсу обращения из блока 27 считывается информация, записанная в нулевом адресе, аналогично описанному выше и записывается в регистр 24 сигналом с выхода элемента 19 задержки.

Далее слова в регистр 24 записываться не будет до окончания перебора всех значений счетчика 3. Затем генератор 1 формирует второй тактовый импульс, который переключает триггер 12 в нулевое положение, в результате коммутатор 9 переключается на трансляцию кода адреса с выходов 29 счетчика 3. Одновременно разрешается прохождение второго тактового импульса с выхода 45 на вход счетчика 3 ири переключении его в состояние «1». Двоичное число с кодом 00...01 (первый адрес) поступает через коммутатор 9 на выходы 32, и по импульсу обращения из блока 27 памяти считывается слово, которое поступает на входы регистра 24 и блока 23 сравнения, на выходе которого будет единичный сигнал неравенства, так как сравниваются слова, считанные по нулевому и первому адресам.

Но сигнал неравенства не проходит через элементы И 15, так как он закрыт нулевым потенциалом с выхода элемента И 13.

Второй тактовый импульс проходит через элемент 19 задержки на счетный вход триггера 16 и записывает в него «О», что соответствует имитированному положительному результату сравнения. С выхода триггера 16 единичный потенциал проходит на вход 41 генератора 1, не запрещая его работу. Та ки м образом, второй такт работы проходит без сравнения информации в бло1104590

12 ке 23 (холостой такт) и нужен лишь для смены числа в блоке 27.

В третьем такте коммутатор 9 переключается для пропуска нулевого кода адреса с выходов 30 счетчика 4. По импульсу обращения из блока 27 считывается информация нулевого адреса, которая поступает на входы блока 23, на другие входы которого поступает слово с выходов регистра 24.

Если слово считано правильно, то на выходе блока 23 будет нулевой сигнал равенства, который проходит на вход триггера 16.

Затем результат сравнения записывается в триггер 16, с выхода которого единичный потен ци ал разреш ает продолжить работу генератора l. Если же выборка слова нулевого адреса после выборки слова первого адреса произошла неустойчиво, то в блоке

23 зафиксируется неравнозначность. Сигнал неравенства запретит дальнейшую работу генератора I. В этом случае следует изменить величину времени выборки в элементе 19 задержки и повторить пуск. Если в этом случае останова нет, то это свидетельствует о неустойчивости (по времени) выборки слов из блока 27. В случае равенства устройство переходит к четвертому такту, в котором проверяется устойчивость вывода информации нулевого адреса после выборки информации второго адреса.

Таким образом, адреса из блока памяти 27 выбираются в первом цикле контроля в порядке, приведенном в таблице.

10 После окончания перебора всех значений счетчиком 3 импульс переполнения переключает счетчик 4 в состояние первого адреса, затем процесс контроля повторяется.

Аналогично осуществляется проверка устойчивости выборки чисел из блока памяти для второго, третьего и т. д. адресов до самого старшего.

Технико-экономическое преимущество предлагаемого устройства заключается в более высокой достоверности контроля

20 блоков постоянной памяти по сравнению с прототипом.

7б

Z8

4f k

2 б7 26

I ) 04590

Zl

3 т

С б7

Г,я:

Ф Е ° ° ° °

1104590

Фиг.2

1104590

Составитель Т. Зайцева

Редактор В. Петра ш Техред И. Верес Корректор О. Билак

Заказ 5028/39 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий! I 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4