Микропрограммный процессор со средствами быстрого прерывания

 

МИКРОПРОГРАММНЫЙ ПРОЦЕССОР СО СРЕДСТВАМИ БЫСТРОГО ПРЕРЫВАНИЯ, содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формирования адреса микрокоманды, управляющий вход, первый и второй информационные входы и выход которого соединены соответственно с выходом формирователя импульсов , первым адресным выходом регистра микрокоманд, первым выходом регистра команд и Адресным входом блока микропрограммной памяти, управляющий вход и выход которого подключены соответственно к выходу формирователя импульсов и входу реВСЕСОЮЗНАЯ «АТЕИТЙО- и техцИШИЦ гистра микрокомандi управляющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с выходом формирователя импульсов, первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, синхровход, информационный вход и второй выход которого подключены соответственно к выходу формирователя импульсов, первому выходу операционного блока и информационному входу блока передатчиков адреса, первый и второй информацион (/ ные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров, а второй выход операционного блока под§ ключен к информационным входам регистра состояний и блока передатчиков данных и третьему информационному входу блока формирования адреса микрокоманды, управляющий вход, первый, второй, третий и четвертый о: информационные входы коммутатора сое динены соответственно с выходом фор00 мирователя импульсов, информационным выходом блока приемников данных, информационным выходом регистра состояний , вторым выходом операционного блока и выходом константы регистра микрокоманд, информа1;ионный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а синхровход, управляющий вход и второй выход блока прерываний соединены соответственно с выходом формирователя импульсов, признаковым выходом регистра состоя

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК фСЕСОЮ31 < д,",,", """ „13

OllHCAHHE NSOEPE TEHHR

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3518879/24-24 (22) 08. 12.82 (46) 30.09.84. Бюл. ¹ 36 (72) А.А. Черевко, В.А. Иванов и В.В. Сыров (71) Ордена Ленина институт кибернетики им. В.М. Глушкова (53) 68 1.325(088.8) (56) 1. Патент США № 4250546, кл. 364/200, опублик. 1980.

2. Патент США № 3710324, кл. G 06 F 3/04, опублик. 1972.

3. Фельдман Б.Я. и др. Логическая организация процессора.СМ вЂ” ЗП. В кн.: Управляющие вычислительные комплексы на базе малых 3ВМ. Труды

ИНЭУМ, вып. 68, 1978, с. 9-23, рис. 1 (прототип). (54)(57) МИКРОПРОГРАММНЫЙ ПРОЦЕССОР

СО СРЕДСТВАМИ БЫСТРОГО ПРЕРЫВАНИЯ, содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формирования адреса микрокоманды, управляющий вход, первый и второй информационные входы и выход которого соединены соответственно с выходом формирователя импульсов, первым адресным выходом регистра микрокоманд, первым выходом регистра команд и адресным входом блока микропрограммной памяти, управляющий вход и выход которого подключены соответственно к выходу формирователя импульсов и входу ре„„SU„„1116432 А зов С 06 F 15/00; С 06 F 9/46 гистра микрокоманд, управляющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с выходом формирователя импульсов, первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, синхровход, информацион— ный вход и второй выход которого подключены соответственно к выходу формирователя импульсов, первому выходу операционного блока и информационному входу блока передатчиков О адреса, первый и второй информационные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров, а вто- Се рой выход операционного блока подключен к информационным входам регистра состояний и блока передатчиков данных и третьему информационно- М му входу блока формирования адреса микрокоманды, управляющий вход, первый, второй, третий и четвертый С5 информационные входы коммутатора сое- ф динены соответственно с выходом формирователя импульсов, информационным выходом блока приемников данных, информационным выходом регистра состояний, вторым выходом операционного блока и выходом константы регистра микрокоманд, информационный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а синхровход, управляющий вход и второй выход блока прерываний соединены соответственно с выходом формирователя импульсов, признаковым выходом регистра состоя

1116432 .

l5

20 ний и четвертым информационным вхо— дом блока формирования адреса микрокоманды, синхровход регистра состояния и управляющий вход операционного блока соединены с выходом формирователя импульсов, вход формирователя импульсов подключен к операционному выходу регистра микрокоманд, синхровход и информационный вход регистра команд соединены соответственно с выходом формирователя импульсов и информационным выходом блока приемников данных, вход которого подключен к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соответственно с информационным и управляющим входами-выходами процессора, а управляющие входы этих блоков подключены к выходу блока синхронизации, вход управления чтением/записью которого соединен с выходом формирователя импульсов, а вход управления режимом и выход блока синхронизации подключены к управляющему входу1

Изобретение относится к вычислительной технике и предназначено для применения в цифровых вычислительных машинах с микропрограммным управлением и системой прерывания.

Известен процессор, в котором наряду с обычным прерыванием, предусмат ривающим автоматическое сохранение счетчика команд, регистра состояния и всех рабочих регистров процессора в стеке, предлагается для быстрых прерываний сохранять и восстанавливать автоматически в стеке только счетчик команд и регйстр состояния с целью уменьшения времени прерывания (1 1.

Недостаток этого устройства — низкое быстродействие выполнения операции прерывания, обусловленное медленной реализацией обработки прерывания.

Известен процессор, содержащий общую шину, блоки управления общей шиной, прерываний, приемников данных, выходу процессора, о т л и ч а юшийся тем, что, с целью повышес ния быстродействия, он содержит блок признака обработки прерывания, включающий два элемента И, два элемента ИЛИ и триггер, информационный вход, синхровход и выход которого соединены соответственно с выходами первого и второго элементов

ИЛИ и пятым информационным входом блока формирования. адреса микрокоманды, шестой информационный вход которого подключен к выходу дополнительного признака регистра состояний, первый и второй входы первого элемента ИЛИ соединены с выходами соответственно первого и второго элементов И, первые входы которых подключены к выходу формирователя импульсов и входам второго элемента

ИЛИ, а вторые входы первого и второго элементов И соединены соответственно с признаковым выходом блока приемников данных и выходом константы регистра микрокоманд.

2 передатчиков данных, передатчиков адреса, обработки, регистров, регистр адреса, регистр состояния, регистр команд и узел управления 1 2 j.

Недостаток этого устройства жесткая аппаратная реализация управ— ления, ограничивающая его функциональные возможности: обеспечивает только медленную программную обработку прерываний и медленную реакцик на прерывание.

Наиболее близким техническим решением к изобретению является процессор с микропрограммной реализацией узла управления и векторной системой прерывания, содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формиро3 11 вания адреса микрокоманды, первый и второй информационные входы и выход которого соединены соответственно с первым адресным выходом регистра микрокоманд, первым выходом регистра команд и адресным входом блока микропрограммной памяти, выход которого подключен к входу регистра микрокоманд, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, информационный вход и второй выход которого подключены соответственно к первому выходу операционного блока и информационному входу блока передатчиков адреса, первый и второй информационные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров а второй выход операционного блока подключен к информационным входам регистра состояния и блока передатчиков данных и третьему информационному входу блока формирования адреса микрокоманды, первый — четвертый информационные входы коммутатора соединены соответственно с информационным выходом блока приемников данных, информационным выходом регистра состояния, вторым выходом операционного блока и выходом константы регистра микрокоманд, информационный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а управляющий вход и второй выход блока прерываний соединены соответственно с признаковым выходом регистра состояния и четвертым информационным входом блока формирования адреса микрокоманды, синхровходы регистра состояния, блока прерываний, регистров адреса и команд и управляющие входы блоков микропрограммной памяти, регистров, формирования адреса микрокоманд, операционного блока, коммутатора соединены с выходом формирователя импульсов, вход которого подключен к операционному входу регистра микрокоманд, информационный вход регистра команд соединен с информационным выходом блока приемников данных, вход которого подключен

16432 4

5

35 к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соответственно с информационным и управляющим входами-выходами процессора, а управляющие входы этих блоков подключены к выходу блока синхронизации, вход управления чтением/записью которого соединен с выходом формирователя импульсов, а вход управления режимом и выход блока синхронизации подключены к управляющему входу-выходу процессора СЗ 3.

Недостатком известного устройства является низкое быстродействие выполнения операции прерывания, обусловленное медленной программной реализацией алгоритма обработки прерывания, а также необходимость сохра. нения и восстановления минимум двух регистров (счетчика команд и регистра состояний), а во многих случаях и всех универсальных регистров, что удлиняет время сохранения и восстановления состояния программы

Цель изобретения — повышение быстродействия процессора путем умень" шения времени сохранения и восста-. новления состояния программы при прерываниях путем запоминания одного регистра (регистра состояния) вместо нескольких (от 2 до 8) и уменьшения времени обработки прерывания благодаря возможности микропрограммной реализации алгоритма обработки прерывания.

Поставленная цель достигается тем, что в микропрограммный процессор. содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формирования адреса микрокоманды, управляющий вход, первый и второй информационные входы и выход которого соединены соответственно с выходом формирователя импульсов, первым адресным выходом регистра микрокоманд, первым выходом регистра команд и адресным входом блока микропрограммной памяти, управляющий вход и выход которого

1116432 подключены соответственно к выходу— формирователя импульсов и входу регистра микрокоманд, управляющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с выходом формирователя импульсов, первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микро- 1О команд и первым выходом регистра адреса, синхровход, информационный вход и второй выход которого подклю" чены соответственно к выходу формирователя импульсов, первому выходу операционного блока и информационному входу блока передатчиков адреса, первый и второй информационные входы операционного блока соединены с выходами соответственно коммутато- 2п ра и блока регистров, а второй выход операционного блока подключен к информационным входам регистра состояния и блока передатчиков данных и третьему информационному входу 25 блока формирования адреса микрокоманды, управляющий вход, первый, второй, третий и четвертый информационные входы коммутатора соединены соответственно с выходом формирователя импульсов, информационным выходом блока приемников данных, информационным выходом .регистра состояния, вторым выходом операционного блока и выходом константы регистра микрокоманд, информационный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а синхровход, управляющий вход и второй выход блока прерываний сое- 4О динены соответственно с выходом формирователя импульсов, признаковым выходом регистра состояния и четвертым информационным входом блока формирования адреса микрокоманды, 45 синхровход регистра состояния и управляющий вход операционного блока соединены с выходом формирователя импульсов, вход которого подключен к операционному выходу регистра микрокоманд, синхровход и информационный вход регистра команд соединены соответственно с вьжодом формирователя импульсов и информационным выходом блока приемников даннь|х, вход

55 которого подключен к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соответ ственно с информационным и управляющим входами-выходами процессора, а управляющие входы этих блоков подключены к .выходу блока синхронизации, вход управления чтением/записью которого соединен с выходом формирователя импульсов, а вход управления режимом и выход блока синхронизации подключены к управляющему входу-выходу процессора, введен блок признака обработки прерывания, включающий два элемента И, два элемента ИЛИ и триггер, информационный ,вход, синхровход и выход которого соединены соответственно с выходами первого и второго элементов ИЛИ и пятым информационным входом блока формирования адреса микрокоманды, шестой информационный вход которого подключен к выходу дополнительного признака регистра состояния, первый и второй входы первого элемента ИЛИ соединены с выходами соответственно первого и второго элементов И, первые входы которых подключены к выходу формирователя импульсов и входам второго элемента ИЛИ, а вторые входы первого и второго элементов И соединены соответственно с признаковым выходом блока приемников данных и выходом константы регистра микрокоманд.

На фиг. 1 представлена блок-схема микропрограммного процессора, на фиг. 2 — 8 функциональные схемы соответственно блока формирования адреса микрокоманд, блока прерываний, блока синхронизации, операционного блока, регистра состояния, блока регистров, формирователя импульсов; на фиг. 9 — временная диаграмма работы блока прерываний; на фиг. 10— то же, блока синхронизации; на фиг. 11 — то же, формирователя импульсов, блоков регистров, формирования адреса микрокоманд, операционного блока и регистра 1 состояния; на фиг. 12 — таблица входов-выходов узла перекодировки формирователя импульсов.

Микррпрограммный процессор со средствами быстрого прерывания содержит регистр 1 состояния, блок 2 прерываний, блок 3 синхронизации, блок 4 приемников данных, блок 5 передатчиков данных, блок 6 передатчиков адреса, регистр 7 адреса, блок 8 регистров, операционный блок t 6432

5S

7 11 9, коммутатор 10, регистр 11 команд, формирователь 12 импульсов, регистр

13 микрокоманд, блок 14 микропрограммной памяти, блок 15 формирования адреса микрокоманды, блок 16 признака обработки прерывания, содержащий первый 17 и второй 18 элементы И, первый t9 и второй 20 элементы ИЛИ и триггер 21. Первый и второй информационные входы и выход блока 15 формирования адреса микрокоманды соединены соответственно с первым адресным выходом регистра

13 микрокоманд, первым выходом регистра 11 команд и адресным входом блока 14 микропрограммной памяти.

Выход блока 14 подключен к входу регистра 13 микрокоманд. Информационный вход, первый — третий адресные входы блока 8 регистров соединены соответственно с первым выходом операционного блока 9, вторым выходом регистра 11 команд, вторым адресным выходом регистра 13 микрокоманд и первым выходом регистра 7 адреса.

Информационный вход и второй регистр

7 адреса подключены соответственно к первому выходу операционного блока 9 и информационному входу блока 6 передатчиков адреса. Первый и второй информационные входы операционного блока 9 соединены соответственно с выходами коммутатора 10 и блока

8 регистров. Второй выход операционного блока 9 подключен к информационным входам регистра 1 состояния, блока 5 передатчиков данных и третьему информационному входу блока 15 формирования адреса микрокоманды.

Первый — четвертый информационные входы коммутатора 10 соединены соответственно с информационным выходом блока 4 приемников данных, информационным выходом регистра 1 состояния, вторым выходом операционного блока 9 и выходом константы регистра 13 микрокоманд. Информационный вход и первый выход блока 2 прерываний подключены к управляющему входу-выходу 22 процессора. Управлйющий вход и второй выход блока 2 соединены соответственно с признаковым вы-. ходом регистра 1 состояния и четвертым информационным. входом блока 15 формирования адреса микрокоманды.

Синхровходы регистра 1 состояния, бло ка 2 прерываний, регистров 7 адреса и 11 команд и управляющие входы блоков .

8 регистров, 14 микропрограммной памяти, 15 формирования адреса микрокоманд, 9 операционного блока, 10 коммутатора, а также первые входы элементов 17, 18 И блока 16 соединены с выходом формирователя 12 импульсов. Вторые входы первого 17 и второго 18 элементов И соединены соответственно с признаковым выходом блока 4 приемников данных и выходом константы регистра 13 микрокоманд.

Входы первого 19 элемента ИЛИ соединены с выходами первого 17 и второго 18 элементов И. Первый и второй входы второго 20 элемента ИЛИ соединены соответственно с первыми входами элементов 17 и 18 И. Информационный вход, синхровход и выход триггера 21 соединены сооТветственно с выходами первого 19, второго 20 элементов ИЛИ и пятым информационным входом блока 15 формирования адреса микрокоманды. Шестой информа ционный вход блока t5 подключен к выходу дополнительного признака регистра 1 состояния. Вход формирователя 12 импульсов подключен к операционному выходу регистра 13 микрокоманд. Информационный вход регистра .

11 команд соединен с информационным выходом блока 4 приемников данных, вход которого подключен к информационному входу-выходу 23 процессора.

Выходы блока 5 передатчиков данных и блока 6 передатчиков адреса соединены соответственно с информационным

23 и управляющим 22 входами-выходами процессора, а управляющие входы этих блоков подключены к выходу блока 3 синхронизации. Вход управления чтением/записью блока 3 синхронизации соединен с выходом формирователя 12 импульсов, а вход управления режимом и выход блока 3 синхронизации подключены к управляющему 22 входувыходу процессора.

Блок 15 формирования адреса микрокоманд содержит регистр 24 адреса микрокоманд, сумматор 25, коммутаторы 26-30, элемент 31 И-НЕ . При этом выходы коммутаторов 27, формирующих старшие разряды 15-4 адреса микрокоманды и выходы коммутаторов

28 и 29, формирующих мпадшие 3-0 раэряды адреса микрокоманды, соединены с информационным входом регистра

24 адреса микрокоманд. Первые-четвертые информационные входы коммутато-.

1116432

9 ров 27-29 соединены соответственно с выходом сумматора 25, первым 32, вторым 33, третьим 34 информационными входами блока 15. Выход регистра 24 соединен с первым входом 5 сумматора 25 и выходом 35 блока 15.

Пятые информационные входы коммутато. ров 28 и 29 соединены с выходами коммутаторов 26. Пятый, шестой и седьмой информационные входы коммутатора 30 соединены соответственно с четвертым 36, пятым 37 и шестым

38 информационными входами блока .

15. Первый-четвертый информационные входы коммутатора 30 соединены ши- 15 ной 39 с признаками результата операций, поступающими на третий 34 информационный вход блока 15 Инверсный выход коммутатора 30 соединен с первым входом элемента 3 1 И-НЕ, вы- 20 ход которого соединен с вторыми управляющими входами коммутаторов 27 и третьими управляющими входами коммутаторов 28 и 29. Первые и вторые управляющие входы 40 коммутаторов

26, первые управляющие входы 4 1 коммутаторов 27, первые 42 и вторые 43 управляющие входы коммутаторов 28 и 29, стробирующий 44, первый 45, второй 46 и третий 47 управляющие входы коммутатора 30, второй 48 вход элемента 3 1 И-НЕ, управляющий 49 вход регистра 24 адреса микрокоманд соединены с управляющим входом 50 блока 15. На первые-четвертые инфор- 35 мационные входы коммутаторов 26 заведены соответствующие разряды всех четырех тетрад шины данных 51, поступающие на третий 34 информационный вход блока 15 таким образом, 40 чтобы имелась возможность группового ветвления по результату анализа каждой тетрады. Так, например, на первый-четвертый информационные входы коммутатора 26, выход которого соединен с пятым адресным входом коммутатора 29, формирующего младший разряд адреса, соответственно заведены разряды 12, 8, 4, 0 шины данных, поступающие на третий 34 информационный вход блока 15. Второй вход сумматора 25 и стробирующие входы коммутаторов 26-29 соединены с внутренней шиной Б "Логический ноль", третий вход сумматора 25 соединен с внутренней шиной С "Логическая единица" °

В данном примере технической реализации информационный и управляюший входы-выходы процессора объе. динены в общую шину, представляющую собой унифицированную систему связей и сигналов между процессором, главной памятью и внешними устройствами. В состав общей шины входят линии адреса, данных и управления.

Линии адреса предназначены для передачи адреса ячейки памяти либо адреса регистра внешнего устройства.

Линии данных используются для передачи данных между задатчиком и исполнителем. Сигнал "Синхронизация задатчика" (СХЗ) используется для указания исполнителю, что адрес и управляющая информация выставлены на общей шине.

Сигнал "Синхронизацию исполните-, ° ля" (СХИ) является ответным сигналом исполнителя на сигнал СХЗ. Сигналы "Запрос передачи" ЗП(7-4) используется периферийными устройствами для запроса управления общей шиной. Эти сигналы передаются по четырем линиям. Каждая линия имеет свой уровень приоритета, причем

ЗП 07 имеет наивысший приоритет. Сиг. налы "Разрешение передачи" РП(7-4) являются ответом процессора на сигналы ЗП. Сигнал "Подтверждение выборки" (ПВБ) выдается устройством, которое запрашивало общую шину и получило разрешение на пользование шиной. Сигнал "Занято" (ЗАН) определяет, что шина занята текущим задатчиком. Сигнал "Прерывание" (ПРЕР) выдается задатчиком для того, чтобы процессор перешел на программу или микропрограмму обработки прерывания данного внешнего устройства. Сигнал

"Подготовка" (ПОДГ) передается ко всем устройствам из процессора при нажатии на кнопку "Пуск" или при выполнении команды "Сброс". Линии управления У1, УО используются для передачи кода операции от задатчика к исполнителю. Линии ЗП(7-4), РП(7-4), ПВБ, ПРЕР, ПОДГ однонаправленные. Остальные линии являются двунаправленными. Высокий уровень сигналов РП(7-4) на общей вине является рабочим. Рабочим уровнем остальных сигналов общей шины является низкий.

Блок 2 прерываний содержит инверторы- приемники 52-58, триггеры 59-62, элемент 63 ИЛИ-НЕ, элементы 64, 65 задержки, узел 66 сравнения, элементы 67-70 И-НЕ, элемент 71 ИЛИ,инверто11 1116 ры-передатчики 72-76, элемент-передатчик 77 И-НЕ, триггеры 78, 79, одновибратор 80. При этом входы инверторов-приемников 52-58 соединены соответственно с информационным входом 81 блока 2 прерываний линиями

82 ЗП4, 83 ЗП5, 84 ЗП6, 85 ЗП7, 86 ПОДГ, 87 ПВБ, 88 ПРЕР. Выходы инверторов-приемников 52-55 соединены соответственно с информационными !О входами триггеров 59-62, стробирующие входы которых соединены с синхровходом 89 блока 2 линией 90 "Фаза 1". Выходы триггеров 59-62 соединены соответственно с первым-четвер- } тым входами узла сравнения 66, пятый-седьмой входы которого соединены с управляющим. входом 91 блока 2 прерываний. Первый-четвертый выходы узла сравнения соединены соответствен 2О но с первымн входами элементов

67-70 И-НЕ и входами элемента 71 ИЛИ, выход которого соединен с информационным входом триггера 78 и вторым выходом 36 блока 2 прерываний. Входы 2S одновибратора 80 и элемента 65 задержки, а также вторые входы элементов 67-70 И-НЕ соединены с прямым выходом триггера 78, стробирующий вход которого соединен линией 92 ЗО

"Анализ прерывания" с синхровходом

89 блока 2 прерываний. Выходы элементов 67-70 И-НЕ соединены соответ1 твенно с входами инверторов-передатчиков 72-75 выходы которых соеЭ

35 динены соответственно линиями 93 РП4, 94 РП5, 95 РП6, 96 РП7 с первым выходом 97 блока 2 прерываний. Выходы инверторов-приемников 56, 57 соединены с входами элемента 63 ИЛИ-НЕ, 4О выход которого соединен с входом установки в "0" триггера 78. Выход инвертора-приемника 58 соединен с входом элемента 64 задержки, выход которого соединен с входом инвертора-45 передатчика 76, выход которого соединен линией 98 СХИ с первым выходом

97 блока 2 прерываний. Выход элемента 65 задержки соединен с первым входом элемента-передатчика 77 И-НЕ, второй вход которого соедийен с выходом одновибратора 80. Выход элемента-передатчика 77 И-НЕ соединен линией 99 ПВБ с первым выходом 97 блока 2 прерываний: Инверсный выход триггера 78.соединен со стробирующим входом триггера 79, вход установки в "1" которого соединен с выходом инвертора-приемника 57. Входы уста432 12 новки в "0" триггеров 59-62 соединены с выходом триггера 79, информационный вход которого соединен с внутренней шиной Б Логический ноль".

Блок 3 синхронизации содержит триггеры 100 чтения (ТЧТ), 101 записи (ТЗП), 102 записи байта (ТЗПБ), 103 "Занято" (ТЗАН), 104 синхронизации задатчика (ТСХЗ), 105 ошибки (ТОШ), инверторы-приемники 106, 107, приемник 108, элементы 109-112 ИЛИ, элементы 113-115 задержки, инверторы-передатчики 116, 117, элементы

118-120 И, одновибратор 121, элементы 122-126 И-НЕ, инверторы 127-128.

При этом входы установки в " 1" триг- . геров 100-102 соединены соответственно линиями 129 "Чтение", 130 "Запись", 13 1 "Запись байта" с входом 132 управления чтением/записью блока 3. Информационные входы триггеров 100-103 соединены с внутренней шиной Б Логический ноль", а стробирующие входы этих триггеров соединены с первым входом элемента 112 ИЛИ и выходом инвертора 106, вход которого соединен линией 133 "Подготовка" со входом

134 управления режимом блока 3. Выход элемента 115 задержки соединен с входами установки в "0" триггеров

100-103, вход установки в "1" последнего из которых соединен с выходом элемента 122 И-НЕ, первый вход которого соединен. с первыми входами элементов 120 И, 126 И-НЕ и выходом элемента 109 ИПИ, первый-третий вхо5 ды которого соединены соответственно с прямыми выходами триггеров 100, 101 и 102. Второй вход элемента 122

И-НЕ соединен линией 135 "Фаза 2" с входом 132 управления чтением/за- писью блока 3, а третий. вход элемента 122 И-НЕ соединен с выходом приемника 108, вход которого соединен линией 136 ЗАН со входом 134 управления режимом блока 3, который соединен линией 137 СХИ с входом инвертора-приемника 1,07, выход которого соединен с первыми входами элементов

118, 119 И и информационным входом триггера 105. Прямой выход триггера 103 соединен с первыми входами элементов

123- 125 И-НЕ, входами элемента 113 задержки и инвертора 116, выход последнего из которых соединен линией

138 3АН с выходом 139 блока 3. Инверс ный выход триггера 103 соединен с входом инвертора 127, выход которого соединен линией 140 "Выдача адреса"

13 11164 с выходом l39 блока 3. Первый вход элемента 111 ИЛИ соединен линией

14 1 "Чтение с паузой" с входом 132 блока 3. Второй вход элемента 111 ИЛИ соединен с выходом триггера 102 и пер 5 вым входом элемента 110 ИЛИ, второй вход которого соединен с выходом триггера 101. Выход элемента 110 ИЛИ соединен с вторыми входами элементов

123 и 125 И-НЕ, выход последнего 10 из которых соединен с входом инвертора 128, выход которого соединен линией 142 "Выдача данных" с выходом

139 блока 3. Выход элемента 123

И-НЕ соединен линией 143 У 1 с выхо дом l39 блока 3. Выход элемента

111 ИЛИ соединен с вторым входом элемента 124 И-НЕ выход которого соединен линией 144 У 0 с выходом

139 блбка 3. Выход элемента 113 за- 20 держки соединен с вторым входом элемента 119 И, выход которого соединен со стробирующим входом тригге ра 104, информационный вход которог< соединен с внутренней шиной С "Ло- 25 гическая единица", а прямой выход со вторым входом элемента 118 И, входом установки в "1" триггера 105, первым входом одновибратора 121 и входом инвертора 117., выход которого З0 соединен линией 145 СХЗ с выходом !

39 блока 3. Выход одновибратора

121 соединен .со стробирующим входом триггера l05 инверсный выход которого соединен,,с вторым входом элемента 120 И, выход которого соединен с вторым входом элемента 1 12 ИЛИ, третий вход которого соединен с вы.ходом элемента 118 И. Выход элемента 112 ИЛИ соединен с входом элемен40 та 114 задержки, выход которого соединен с вторым входом элемента 126

И-НЕ, выход которого соединен с входом установки в "0" триггера 104, вторым входом одновибратора 121 и входом элемента 115 задержки.

Операционный блок 9 содержит коммутатор 146, арифметико-логический узел 147, сдвигатель 148, регистр

149 данных, элемент 150 ИЛИ, элемент

151 ИСКЛЮЧАЮЩЕЕ ИЛИ, триггеры 152

50 знака,153 нуля, 154 переполнения, 155 переноса. Первый информационный вход коммутатора 146 соединен с первым информационным входом 156 блока

9, второй вход коммутатора 146 сое55 динен шиной 157 с вторым информационным входом 158 блока 9. Первый информационный вход арифметико-логи.

32 14 ческого узла 147 соединен шиной

159 с вторым информационным входом

158 блока 9. Выход коммутатора 146 соединен шиной 160 с вторым информационным входом арифметико-логического узла 147, первый выход которого соединен с информационным входом сдвигателя 148, первый выход кото-рого соединен с входом регистра

149 данных, входом элемента 150 ИЛИ и первым выходом 16 1 блока 9. Второй выход арифметико-логического узла

147 по которому поступает перенос из старшего пятнадцатого разряда результата, соединен с информационным входом триггера 155 переноса и первым входом элемента 151 ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с третьим выходом арифметикологического узла 147, по которому поступает перенос из предыдущего (четырнадцатого) разряда результата.

Информационные входы триггеров

152-154 соединены соответственно с вторым выходом сдвигателя 148, выходом элемента 150 ИЛИ, выходом элемента 151 ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход регистра 149 данных соединен шиной

51 с вторым выходом 34 блока 9.

Выходы триггеров 152 знака, 153 нуля, нуля 154 переполнения, 155 переноса соединены шиной 39 с вторым выходом

34 блока 9. Управляющие входы регистра 149 данных, сдвигателя 148, арифметико-логического узла 147, коммутатора l46 и триггеров 152-155 соединены соответственно линиями

162-l66 с управляющим входом 167 операционного блока 9.

Регистр 1 состояния содержит триг геры 168 приоритета, 169 признаков и 170 дополнительного признака ре гистра 1 состояния, коммутаторы 171 и элемент 172 ИЛИ. Первый вход элемента 172 ИЛИ и управляющие входы триггеров 168 и 170 соединены линией

173 "Загрузка РСС" с синхровходом

174 регистра 1 состояния. Информационные входы триггеров 168 170. а также первые информационные входы коммутаторов 171 соединены шиной

51 с информационным входом 34 регистра l состояния. Второй вход элемента 172 ИЛИ соединен линией 175

"Установка признаков" с синхровходом 174 регистра 1. Выход элемента

172 ИЛИ соединен с управляющими входами триггеров 169, информационные входи которых соединены с вы15

16

1116432 ходами коммутаторов 171, управляющие входы которых соединены линией

176 с синхровходом, 174 регистра 1.

Вторые информационные входы коммутаторов 171 соединены шиной 39 с входом 5

34 регистра 1. Выходы триггеров 168170 соединены с выходом 177 регистра 1. Выходы триггеров 168 соединены также с признаковым выходом 91 регистра 1, а выход триггера 170 соединен с выходом 38 дополнительного признака регистра 1.

Блок 8 регистров содержит комму таторы 178-180, узел 181первых регистров, узел 182 вторых регистров, пер- !5 вый 183 и второй 184 регистры.

При этом первые адресные входы коммутаторов 178 и 179 соединены с первым 185 адресным входом блока 8, вторые адресные входы коммутаторов 20

178 и 179 соединены соответственно линиями 186 и 187 с вторым 188 адресным входом блока 8, третьи адресные входы коммутаторов 178 и 179 соединены с третьим 189 адрес- 25 ным входом блока 8. Управляющие входы коммутаторов 178 и 179 соединены соответственно линиями 190 и 191 с управляющим входом 192 блока 8. Выход коммутатора 178 сое- Зр динен с адресным входом узла 181 первых регистров и первым адресным входом коммутатора 180, второй адресный вход которого соединен с выходом коммутатора 179. Выход коммутатора 180 соединен с адресным входом узла 182 вторых регистров. Информационные входы узлов 181 первых регистров и 182 вторых регистров соединены с информационным входом 4g

1161 блока 8. Виол яыб пки чалов 18.1: первых регистров и 182 вторых регистров соединен линией 193 "Выборка" с управляющим входом 192 блока 8, Вход записи узлов 181 первых регист- 45 ров и 182 вторых регистров соединен линией 194 с управляющим входом

192 блока 8, который соединен также линией 195 со стробирующими входами первого 183 и второго 184 регистров, 5О а также линией 196 с управляющим входом коммутатора 180. Выходы узлов 181 и t82 вторых регистров соединены соответственно с информационными входами первого 183 и второго

184 регистров, выходы которых соединены соответственно шинами 159 и 157 с выходом 158 блока 8 регист- ров.

Формирователь 12 импульсов содержит генератор 197 синхросигналов, дешифраторы 198-200, элемент 201

ИЛИ-НЕ, элементы 202-205 И-НЕ, элементы 206-210 И, узел перекодировки 21 1. Первый выход генератора 197 синхросигналов соединен линией 90 * Фаза 1" с первыми входами элементов 201 ИЛИ-НЕ, 203-205 И-НЕ, 206208 И и выходом 212 формирователя 12 через шину 89, которая поступает на синхровход блока 2 прерываний.

Второй выход генератора 197 синхросигналов соединен линией 135 "Фаза 2" через шину 132 с выходом 212 формирователя 12 импульсов. Выходы элементов 203-205 И-НЕ соединены соответственно линиями 129-131, объединенными в шину 132 с выходом 212 формирователя 12. Второй вход элемента 201 ИЛИ-НЕ соединен линией

"Фаза 3" с третьим выходом генератора 197 синхросигналов, четвертый выход которого соединен линией 195

"Фаза 4" через шину 192 с выходом

212 формирователя 12. Пятый выход генератора 197 синхросигналов соединен линией "Фаза 5" с первыми входами элементов 202, 209 и 210. Вто-. рой вход элемента 202 И-НЕ соединен линией 213 с входом 214 формирователя 12. Выход элемента 202 И-HE соединен линией 194 через шину 192 с выходом 212 формирователя 12. Шестой выход генератора 197 синхросигналов соединен линией 49 "Фаза 6" через шину 50 с выходом 2!2 формирователя .12. Вход дешифратора 198 соединен линией 215 с входом 214 формирователя 12. Первый-четвертый и пятый выходы дешифратора 198 соединены соответственно с вторыми входами элементов 206, 207 И, 203-205 И-НЕ.

Шестой выход дешифратора 198 соединен линией 141 "Чтение с паузой" через шину 132 с выходом 212 формирователя 12. Седьмой выход генератора 197 синхросигналов и выход элемента 201 ИЛИ-НЕ соединены соответственно линиями 196 "Фаза 7" и 193 "Выборка" через шину 192 с выходом

212 формирователя 12. Выход элемента 206 И соединен линией 216 с выходом 212 формирователя 12. По этой линии поступает сигнал занесения на синхровход регистра 7 адреса. Выход элемента 207 И соединен линией

162 цррез шину 167 с выходом 212 формирователя 12. Первый-четвертый

17 11164 входы узла 211 перекодировки соединены соответственно линиями 217 219 и 220 с входом формирователя 12.

Первый-восьмой выходы узла 211 перекодировки соединены соответственно линиями 41, 48, 44, 43, 42, 45, 46, 47, собранными в шину 50, с выходом

2!2 формирователя 12. Управляющие сигналы в данном примере реализации на линиях 40 выходной шины 50, 163, 10

164, 165 выходной шины 167 и 190, 191 выходной шины 192 поступают иэ соответствующих полей операционной части регистра 13 микрокоманд, поступающих на вход 214 формирователя 12 импульсов. Вход дешифратора 199 соединен линией 221 с входом 214 формирователя 12. Первый-третий выходы дешифратора 199 соединены соответственно с вторыми входами элементов 2б

208, 209, 210 И, выход первого из которых соединен линией 166 через шину 167 с выходом 212 формирователя 12. Второй выход дешифратора 199 и выходы элементов 209, 210 И соеди- 25 нены соответственно линиями 176, 173, 175, собранными в шину 174 с выходом 212 формирователя 12. Четвертый выход дешифратора 199 соединен линией 92 через шину 89 с выходом

212 формирователя 12. Пятый выход дешифратора 199 соединен линией 222 с выходом 212формирователя 12, поступающим на синхровход регистра 8 команд.

Вход дешифратора 200 соединен шиной 223

35 с входом 214 и выходом 212 формирователя 12. Первый и второй выходы дешифратора 200 соединены соответ-.. ственно линиями 224 "Прием приэнакового выхода блока 4 приемников данных" и 225 "Прием константы", собранными в шину 226, с выходом 212 формирователя 12.

18

Управляющие сигналы по линиям

224 и 225 поступают соответственно на первые входы элементов 17 и 18 И.

Управляющие сигналы по шине 223 поступают на управляющий вход коммутатора 10.

Для технической реализации узла

211 перекодировки может быть использована микросхема К155 РЕЗ, таблица входов-выходов которой приведена на фиг. 12.

Микропрограммный процессор работа-SS ет следующим образом.

Ъ

В текущий момент времени через информационный 23 вход-выход процес. сора из главной памяти считывается очередная команда, которая через блок 4 приемников данных поступает в регистр 11 команд и далее в блок

15 формирования адреса микрокоманд для формирования начального адреса микрокоманды выполняемой команды. По сформированному в блоке 15 адресу иэ блока 14 микропрограммной памяти на регистр 13 микрокоманд считывается микрокоманда. Формирователь 12 импульсов дешифрирует операционную часть микрокоманды, и на его выходах появляются управляющие сигналы, воздействующие на работу операционного блока 9 и других блоков и схем процессора. Первая адресная часть микрокоманды с первого адресного выхода регистра 13 микрокоманд поступает в блок 15 формирования адреса микрокоманд для определения адреса следующей микрокоманды. Вторая адресная часть микрокоманды с второго адресного выхода регистра 13 микрокоманд поступает в блок 8 регистров для определения номера регистра, участвующего в операции. Блок 8 регистров содержит два узла по 16 регистров. В каждом узле восемь универсальных регистров РО-Pj являются как микропрограммно, так и программно доступными и включают счетчик команд (Р7) и указатель стека (Р6). Остальные восемь рабочих регистров (Р10-Р17) доступны только микропрограммно. Содержимое одноименных регистров обоих узлов одинаково .

Регистр Р 12 предназначен для хранения адреса вектора прерывания. В блоке 8 регистров хранятся операнды, обрабатываемые операционным блоком

9. Адрес регистра задается микро,программно с одного из трех направлений: регистра 11 команд, второй адресной части регистра 13 микрокоманд и четырех младших разрядов регистра 7 адреса.

Адрес следующей команды вычисляется в операционном блоке 9 и посылается в счетчик команд — регистр Pj блока 8 регистров. При обращении за следующей командой адрес команды считывается иэ регистра Р7 блока 8 регистров и через операционный блок

9, регистр 7 адреса, блок передатчиков 6 адреса и управляющий 22 вход-выход процессора поступает в главную память. Синхронизатор 3 уп19 1116 равляет обменом информации с главной

i памятью и внешними устройствами под управлением управляющих сигналов с формирователя 12 импульсов °

Блок 2 прерываний выделяет самый приоритетный запрос на прерывание, поступающий от внешних устройств через управляющий 22 вход-выход процессора, сравнивает его с приоритетом выполняющейся программы, по- 10 ступающим из признакового выхода регистра 1 состояния, и, если приори. тет поступившего запроса выше, выдает сигнал на прерывание в блок

15 формирования адреса микрокоманд.

После выполнения каждой команды блок

15 формирования адреса микрокоманд по управляющему сигналу из формирователя.12 импульсов анализирует наличие этого сигнала прерывания. 2р

Если сигнала прерывания нет, выполняется переход к очередной команде.

В противном случае выполняется прерывание, которое заключается в следующем. 25

Внешнее устройство передает в процессор адрес вектора прерывания, который через информационный 23 вход-выход процессора, блок 4 приемников данных, коммутатор 10, операционный блок 9 поступает в регистр

Р12 блока 8 регистров. При этом приэнаковый разряд адреса вектора прерывания запоминается на триггере 21 блока 16 признака обработки прерыва35 ния. Вектор прерывания представляет собой два последовательно расположенных слова — адрес начала программы или микропрограммы обслуживания прерывания и значение регистра состояния программы.

2. Микропрограммно выполняется операция сохранения слова состояния из регистра 1 состояния через коммутатор 10, операционный блок 9, блок 45.

5 передатчиков данных, информацион.ный 23 вход-выход процессора в специальную область главной памяти— стек. Для адресации стека служит регистр Р6 (указатель стека) блока 8. регистров. При засылке в стек одного слова значение указателя уменьшается на 2, а при выборке слова из сте ка значение указателя увеличивается на 2.

3. В блоке 15 формирования адреса микрокоманд анализируется значение выхода триггера 21 блока 16 при432 20 знака обработки прерывания, " 1" на этом выходе означает, что прерывание должно обрабатываться микропрограммно, а 0 — программно или микропрограммно в зависимости от значения выхода дополнительного признака регистра 1 состояния. В соответствии с этим при единичном значении выхода триггера 21 блока 16 содержимое регистра Р12 блока 8 регистров через операционный блок 9 поступает в блок 15 формирования адре са микрокоманд, инициируя таким образом микроподпрограмму обработки прерывания; адрес первой микрокоманды которой задан адресом вектора прерывания, При нулевом значении выхода триггера 21 блока 16 признака обработки прерывания содержимое регистра Р12 блока 8 регистров в операционном блоке 9 увеличивается на 2 и этот модифицированный адрес через регистр

7 адреса, блок 6 передатчиков адреса, управляющий 22 вход-выход процессора посылается в главную память.

Считанное по этому адресу из главной памяти новое слово состояния процессора через информационный 23 вход-выход процессора, блок 4 прием ников данных, коммутатор 10, операционный блок 9 записывается в регистр

1 состояния под управлением сигналов из формирователя 12 импульсов.

4. В блоке 15 формирования адреса микрокоманд анализируется выход дополнительного признака регистра 1 состояния. "1" на этом выходе означает, что прерывание должно обрабатываться микропрограммно, а "0"— программно. В соответствии с этим при единичном значении выхода дополнительного признака регистра 1 состояния содержимое регистра Р12 блока 8 регистров через операционный блок 9, регистр 7 адреса, .блок передатчиков 6 адреса, управляющий 22 вход-выход процессора посылается в рлавную память. По этому адресу из главной памяти считывается первое слово вектора прерывания и через информационный 23 вход-выход процессора, блок 4 приемников данных, коммутатор 10 и операционный блок 9 поступает в блок 15 формирования адреса микрокоманд, инициируя таким образом микроподпрограмму обработки прерывания. При нулевом значении

22.

21

1116432!

Ь. После окончания программы обработки прерывания выполняется восста- 0 новление состояния прерванной прЬграммы с помощью команды "Возврат из прерывания", которая извлекает два верхних слова из стека.. и загружает их обратно в счетчик команд 55 и в регистр 1 состояния.

При микропрограммной обработке прерывания микропрограммно реалиэувыхода дополнительного признака регистра 1 состояния выполняется сохранение адреса следующей команды. из регистра 7 блока 8 регистров через операционный блок 9, блок пере- 5 датчиков 5 данных, информационный

23 вход-выход процессора в стек. Затем адрес вектора прерывания из регистра Р12 блока 8 регистров через операционный блок 9, регистр 7 адреса, блок передатчиков 6 адреса, управляющий 22 вход-выход процессора посылается в главную память. По этому адресу из главной памяти считывается первое слово вектора преры- 15 вания, являющееся в этом случае адресом подпрограммы обработки прерывания, и записывается в счетчик команд (регистр Р7 блока 8 регистров) через информационный 23 вход-выход 20 процессора, блок 4 приемников данных, коммутатор 10 и операционный блок 9.

5. По адресу, считанному из регистра Р7 блока 8 регистров из глав- 25 ной памяти извлекается первая команда подпрограммы обработки прерывания, инициируя таким образом эту подпрограмму. Подпрограмма обработки прерывания может в свою очередь 30 прерваться запросом от устройства с более высоким приоритетом. Если такое прерывание происходит, то счетчик команд и регистр 1 состояния текущей подпрограммы обработки прерывания автоматически (как для случая про граммной обработки прерывания) вводятся в стек, и инициируется подпрограмма обработки прерывания нового устройства. Подобное накапливание приоритетных прерываний может продолжаться до уровня, определяемого объемом памяти, отведенной под стек процессора программистом.

При микропрограммной обработке пре- 45 рывания такого накапливания прерываний не происходит и прерывание выполняется максимально быстро. ется извлечение из стека и загрузка только одного слова — регистра 1 состояния.

В процессе выполнения команд внутренних прерываний TRAP, EMT, BPT, J0T адрес вектора прерывания, фиксированный для каждой из этих команд, засылается в регистр Р12 блока 8 регистров с выхода константы регистра

13 микрокоманд через коммутатор 10 и операционный блок 9. При этом с выхода константы регистра 13 микрокоманд засылается также признак обработки прерывания ("0" или "1") на триггер 21 блока 16 признака обработки прерывания через элементы

18 И, 20 ИЛИ под управлением сигнала, поступающего на первый вход элемента

18 И с формирователя 12 импульсов.

После этого работа микропрограммного процессора при обработке команд внутренних прерываний выполняется согласно пунктам 2-6.

Следует заметить, что при микропрограммной обработке прерывания нет необходимости запоминать и затем восстанавливать программно доступные универсальные регистры PO-P7, так как в качестве рабочих регистров можно использовать внутренние только микропрограммно доступные регистры

Р10-Р17, что также значительно уменьшает время обработки прерывания.

Таким образом, предлагаемый микропрограммный процессор позволяет об" рабатывать прерывания тремя способами.

Иикропрограммно при единичном значении выхода триггера 21 блока 16 признака обработки прерывания. При этом адрес вектора прерывания является адресом микропрограммы обработки прерывания. Этот способ обработки прерывания является самым быстрым.

Микропрограммно при нулевом значении выхода триггера 21 .блока 16 и единичном значении выхода дополнительного признака регистра 1 состояния. При этом адресом микропрограммы обработки прерывания является первое слово вектора прерывания, считываемое из главной памяти по адресу вектора прерывания.

Программно при нулевом значении выхода триггера 21 блока 16 признака обработки прерывания и нулевом значении выхода дополнительного признака регистра 1 состояния. При этом

1116432

20 где ю„-m4 — соответственно первый, четвертый информационные входы этих коммутаторов; „,п — соответственно первый

25 и второй управляющие вхо. ды этих коммутаторов, — выход этих коммутаторов; стробирующий вход этих коммутаторов.

30 Работа коммутаторов 28-30 описывается следующей логической формулой адресом программы обработки прерывания является первое слово вектора прерывания, считываемое из главной памяти по адресу вектора прерывания.

Этот способ является самым медленным и совпадает со способом обработки прерывания в устройстве-прототипе.

Признак обработки прерывания задается аппаратно в каждом внешнем устройстве (в его адресе вектора пре- f0 рывания) либо записывается программистом в слове состояния вектора прерывания каждого устройства.

В соответствии с указанным принципом работы предлагаемого устройства 5 и приведенными на фиг. 2-8 блок-схемами блоков 15 формирования адреса микрокоманд, 2 прерываний, 3 синхронизации, 9 операционного блока, регистра 1 состояния, блока 8 регистров, формирователя 12 импульсов эти блоки работают следующим образом.

В блоке 15 формирования адреса микрокоманд под управлением сигналов на управляющем входе 50 осуществля.— ется прием адреса на регистр 24 адреса микрокоманд через коммутаторы

27-29 из сумматора 25 (при выполнеI 1 нии микрокоманды с естественной адресацией, что соответствует коду 00 на управляющих входах коммутаторов

27 и коду 000 на управляющих входах коммутаторов 28 и 29), с первого

32 информационного входа (при выполнении микрокоманды безусловного

35 перехода по содержимому первого адресного выхода регистра 13 микрокоманд, что соответствует коду 01 на управляющих входах коммутаторов 27 . и кОду 001 на управляющих вхОдах 40 коммутаторов 28 и 29), с второго 33 информационного входа (при.выполнении микрокоманды группового ветвления по содержимому регистра 11 команд что соответствует коду 10 на управ- 45 ляющих входах коммутаторов 27 и ходу 010 на управляющих входах коммутаторов 28 и 29), с третьего 34 информационного входа (при выполнении микрокОманды I"руппового ветвле- 50 ния по содержимому операционного блока 9, что соответствует коду 11 на управляющих входах коммутаторов 27 ,и коду 011 на управляющих входах коммутаторов 28 и 29).

При выполнении микрокоманды группового ветвления по содержимому одной из тетрад операционного блока 9, что соответствует коду 100 на .управ- . ляющих входах коммутаторов 28 и 29, на четыре младшие разряды адреса микрокоманд поступает одна из тетрад операционного блока 9 через комму- таторы 26, 27, 28. Номер тетрады указывается кодом на управляющих входах коммутаторов 26. В старшие разряды регистра 24 адреса микрокоманды через коммутаторы 27 поступают соответствующие разряды первого адресного выхода регистра 13 микрокоманд с входа 32 блока 15.

Работа коммутаторов 26, 27 описывается следующей логической формулой

tl,=I(u„ï m vu u m ч п„п т ми и тп), 2 (123 2 3

1231121233

ЧYYY X Ч УЧX VYy У X Ч

1 2 3 Б 1 2 3 6

VVY>X), 2. 3 ч где С вЂ” стробирующий вход этих коммутаторов; х,- xs — соответственно первый, восьмой информационные входы этих коммутаторов, — соответственно первыйтретий управляющие входы этих коммутаторов.

При выполнении микрокоманды условного перехода, признаком которой является появление сигнала низкого уровня на стробирующем входе коммутатора 30, на первых управляющих входах коммутаторов 27 с управляющего входа 50 блока 15 приходит сиг" нал низкого уровня, соответствующий коду О, на первые и вторые управляющие входы коммутаторов 28 и 29 сигналы, соответствующие коду 00, а на второй вход элемента 3 1 И-НЕ сигнал высокого уровня, соответству25 11164 ющий коду 1. При выполнении условия (т,е. наличии сигнала " 1" на указан1 ном информационном входе коммутатора 30) на первый вход элемента И-НЕ с инверсного выхода коммутатора 30 5 поступает сигнал "0". На вторые управляющие входы коммутаторов 27 и на третьи управляющие входы коммутаторов 28 и 29 с выхода элемента

3 1 И-НЕ поступает сигнал "1", т.е. при выполнении условия на управляющие входы коммутаторов 27 поступает код 01, а на управляющие входы коммутаторов 28 и 29 код 001, что соответствует передаче на вход регистра

24 кода адреса с первого 32 информационного входа блока 15.

При невыполнении условия (наличии сигнала "0" на указанном информационном входе коммутатора 30) через коммутатор 30 и элемент 3 1 И-НЕ на вторые управляющие входы коммутаторов 27 и на третьи управляющие вход коммутаторов 28 и 29 поступает сигнал "0". Таким образом, при невыполнении условия в микрокоманде условного перехода на управляющие входы коммутаторов 27 поступает код 00, а на управляющие входы коммутаторов

28 и 29 код 000, что соответствует 3О передаче на вход регистра 24 адреса микрокоманд через коммутаторы 27, 28 и 29 содержимого сумматора 25, т.е при невыполнении условия выполняется следующая по очереди 35 микрокоманда.

Сумматор 25 выполняет сложение текущего адреса микрокоманды, поступающего на его первый вход с кодом

"единица", поступающим с внутренних 40 шин сумматора на его второй и третий вход.

При выполнении остальных типов микрокоманд ввиду наличия сигнала высокого уровня на стробирующем вхо- 45 де коммутатора 30 на первый вход элемента 3 1 И-НЕ с инверсного выхода коммутатора 30 поступает сигнал "1", который разрешает прохождение управляющего сигнала, поступающего на . 50 второй вход элемента 3 1 И-НЕ.

В блоке 16 признака обработки прерывания под управлением сигналов на линиях 224, 225 осуществляется прием и запоминание признака обработки прерывания, поступающего с призна кового выхода блока 4 приемников данных через элемент И 17, элемент

32 26

ИЛИ 19 на информационный вход триггера 21 во время приема адреса вектора прерывания от внешнего устройства или с выхода константы регистра 13 микрокоманд через элемент 18 И, элемент 19 ИЛИ на информационный вход триггера 21 во время выполнения команд внутренних прерываний. В последнем случае признаком служит младший разряд константы. В обоих случаях запоминание признака обработки прерывания на триггере 21 осуществляется под воздействием управляющих сигналов на линиях 224 или

225, поступающих на управляющий вход триггера 21 через элемент

20 ИЛИ.

Блок 2 прерываний организует

11 IC захват общей шины в целях прерывания процессора. Запросы на прерывание от внешних устройств ЗП4-ЗП7, поступающие соответственно по линиям

82-85 с второго управляющего входа

81 блока 2 прерываний через инверторы-приемники 52-55, запоминаются на триггерах 59-62 по стробирующему сигналу, поступающему по линии

90 "Фаза 1". Узел 66 сравнения выделяет самый приоритетный запрос на прерывание из всех запросов, поступающих на его первый-четвертый входы, сравнивает его с приоритетом выполняющейся программы, поступающим на его пятый-седьмой входы с управляющего входа 91 блока 2 прерываний и, если приоритет поступившего запроса выше, формирует на своем соответствующем выходе сигнал высокого уровня, который через элемент

71 ИЛИ поступает на информационный вход триггера 78 и на второй выход

36 блока 2 прерываний в качестве сигнала прерывания процессора. При поступлении управляющего сигнала по линии 92 "Анализ прерывания" (который вырабатывается после выполнения каждой команды) с синхровхода

89 блока 2 прерываний на стробирующий вход триггера ?8 последний устанавливается в единицу, разрешая вьдачу вьделяемого узлом 66 сравнения запроса на прерывание через один из соответствующих элементов

67-69 или 70 И-HE и один из соответствующих инверторов-передатчиков

72-74 или 75 на первый выход 97 блока 2 прерываний в качестве одного из сигналов РП4 по линии 93 или

1116432 28

5 !

О !

РП5 по линии 94, или РП6 по линии

95 или РП7 по линии 96. Так, например, если одновременно на триггерах

59-62 запомнились все запросы на прерывание ЗП4-ЗП7, то на выход 97 блока 2 прерываний пройдет только сигнал РП7 по линии 96 через четвертый выход узла 66 сравнения, элемент

70 И-НЕ, ийвертор-передатчик 75.

Ввиду отсутствия сигнала ПВБ (высо1 кий. уровень сигнала на линии 87) ,через инвертор-приемник 57 на вход установки в "1" триггера 79 поступает сигнал низкого уровня, в результате чего с его выхода на входы установки в "0" триггеров 59, 60-62 поступает сигнал высокого уровня, который не вызывает установку этих триггеров в "О". В соответствии с алгоритмом работы интерфейса "общая шина" внешнее устройство, пославшее сигнал ЗП, опознает передний фронт сигнала РП по своей линии РП, вьщает сигнал ПВБ, снимает сигнал ЗП и ждет снятия сигнала РП.

В блоке 2 прерываний появление низкого уровня сигнала ПВБ на линии 87 приводит к появлению сигнала высокого уровня на входе установки в "1" триггера 79 и сигнала низкого уровня на входе установки в "О" триггера 78, в результате чего последний устанавливается в "0", запрещая выдачу сигналов РП4-РП7. Установка триггера 78 в "0" вызывает также выдачу 35 переднего фронта сигнала с инверсного выхода триггера 78 на стробирующий вход триггера 79, что вызывает установку последнего в "0" и выдачу

Г сигнала низкого уровня с выхода триг"40 гера 79 на входы установки в "0" триггеров 59-62,в результате чего эти триггеры устанавливаются в "0".

После снятия сигнала РП внешнее устройство выставляет адрес вектора 45 прерывания на линиях данных, сигнал

"Прерывание", снимает сигнал ПВБ.

Снятие сигнала ПВБ на линии 87 вызывает переключение триггера 79 в "1" и выдачу на вход установки в "0" 50 триггеров 59, 60-62 сигнала высокого уровня, который разрешает прием очередных запросов на прерывание на эти триггеры. После появления сигнала "Прерывание" на линии 88 че- 55 рез время t, определяемое элементом 64 задержки, через инвертор-передатчик 76 на выход 97 по линии 98 выдается сигнал СХИ. Затем внешнее устройство, которое вызвало прерывание, опознав сигнал СХИ, снимает сигнал Прерывание". Рассмотренный цикл работы блока 2 прерываний повторяется при поступлении следующего запроса на прерывание. Триггер

78 устанавливается в состояние "О" также при появлении сигнала начального сброса, при этом низкий уровень сигнала "Подготовка" по линии 86 через инвертор-приемник 56, элемент

63 ИЛИ-НЕ поступает на вход установки в "О" триггера 78. !

Одновибратор 80, элемент 65 за— держки и элемент-передатчик 77

И-НЕ выдают сигнал ПВБ в случае, если внешнее устройство не выдает curíà"". ПВБ в течение 10 мкс после выдачи одного из сигнаЛов РП4-РП6 или РП7. После выдачи одного из этих сигналов с прямого выхода триггера

78 на входы элемента 65 задержки и одновибратора 80 поступает сигнал высокого уровня, запускающий одно-. вибратор 80, на выходе которого формируется отрицательный импульс длительностью 10 мкс. Элемент 65 задержки исключает выдачу сигнала

ПВБ с элемента-передатчика 77 И-НЕ в интервале времени между появлением сигнала высокого уровня на входе одновибратора 80 и сигнала низкого уровня на его выходе . Таким образом, после выдачи одного из сигналов

РП через элемент 65 задержки на первом входе элемента-передатчика 77 появляется сигнал высокого уровня.

На втором входе элемента-передатчика 77 сигнал высокого уровня появится через 10 мкс с выхода одновибратора 80. В результате через

10 мкс после выдачи одного из сигналов РП4-РП6 или РП7 на линии 99 с выхода элемента-передатчика 77

И-НЕ появится сигнал ПВБ низкого уровня. Если внешнее устройство вьщает сигнал ПВБ по линии 87 за время меньше 10 мкс после выдачи одного из сигналов РП4-РП6 или РП7, триггер 78 при появлении сигнала

ПВБ устанавливается в "0". Низкий уровень сигнала с его прямого выхода сбрасывает одновибратор 80 и через элемент 65 задержки поступает на первый вход элемента-передатчика 77, благодаря чему сигнал ПВБ с его выхода не выдается.

1116432

Работа узла 66 сравнения описывается следующими логическими форму: а„=S„S,i. 6,;

30 где 4 — ъ — соответственно первый1 восьмой информационные входы узла 66, 8 - dq — соответственно первыйчетвертый выходы узла 66.

Узел 66 сравнения. может быть выполнен на микросхеме К556 РТ4.

Блок 3 синхронизации управляет операциями ввода-вывода по общей ши20 не в соответствии с требованиями, предъявляемыми к интерфейсу общая шина". На триггерах 100-102 соответственно запоминаются типы операций ввода-вывода: "Чтение", "Запись" и "Запись байта", сигналы низкого уровня которых поступают соответственно по линиям 129-131 с входа 132 блока 3 на входы установки в " 1" триггеров 100-102. При установке в

" 1" одного из триггеров 100, 101 или 102 на первый вход элемента 122

И-НЕ с выхода элемента 109 ИЛИ поступает сигнал высокого уровня, который вызывает появление сигнала низкого уровня на выходе элемента

122 И-НЕ при отсутствии сигнала ЗАН (высоком уровне сигнала на линии 136) и появлении стробирующего сигнала высокого уровня "Фаза 2" на линии

135, что вызывает установку в " 1" триггера !03 Т3АН. В исходном состоянии триггеры 100-103 установлены в

"0 передним фронтом сигнала "Подготовка", поступающим по линии 133 через инвертор-приемник 106 на стро- 45 бирующие входы этих триггеров. Занятие общей шины процессором, признаком чего является установка триггера 103 ТЗАН в " 1", разрешает выдачу на общую шину адреса (благодаря появлению высокого уровня сигнала

"Выдача адреса" на линии 140), данных при операциях "Запись" и "Запись байта" (благодаря появлению высокого уровня сигнала "Выдача данных"> на линии 142), кода операции на линии управления 143 У1 и 144 У О, за" кодированного на элементах 110, 111

ИЛИ. Коды на линиях 143, 144 У (1-03 обозначают следующие операции:

00 — "Чтение", 01 — "Чтение с паузой", IO — "Запись", 11 — "Запись байта".

Установка в "1" триггера 103 Т3АН вызывает появление на линии 138 общей шины сигнала 3АН и установку в "1" триггера 104 ТСХЗ через время определяемое элементом 113 задержки при отсутствии сигнала СХИ на линии 137, т.е. при высоком уровне сигнала на этой линии. Установка триггера 104 ТСХЗ в "1" вызывает появление сигнала СХЗ (низкий уровень) на линии 145 через инвертор

117 и запуск одновибратора 121, на выходе которого формируется отрицательный импульс, поступающий на стробирующий вход триггера 105. Если сигнал СХИ (низкий уровень сигнала на линии 137) появился меньше чем за 20 мкс, высокий уровень сигнала с инвертора 107 через элементы 118 И, 112 ИЛИ, 1I4 задержки поступает на второй вход элемента 126 И-НЕ, на первом входе которого в это время присутствует тоже сигнал высокого уровня. Низкий уровень сигнала с выхода элемента 126 И-HE сбрасывает триггер 104 ТСХЗ и одновибратор 121.

Низкий уровень сигнала с прямого выхода триггера 104 ТСХЗ поступает на вход установки в " 1" триггера

105 ТОШ, подтверждая его единичное состояние, что является признаком отсутствия ошибки. Через время определяемое элементом 115 задержки, после сброса триггера 104 ТСХЗ, низкий уровень сигнала с выхода элемента 115 задержки поступает на входы установки в "0" триггеров

100-103, устанавливая последние в

"0". Если низкий уровень сигнала

СХИ на линии 137 «е появляется в течение 20 мкс, на стробирующем входе триггера 105 ТОШ с выхода одновибратора !21 через 20 мкс после установки в "1" триггера 104 ТСХЗ появляется передний фронт сигнала. Поскольку при этом на информационный вход триггера 105 с выхода инвертора !07 поступает низкий уровень сигнала, триггер 105 устанавливается в "0", с его инверсного выхода снимается сигнал ошибки высокого уровня, который через элементы 120 И, 112 ИЛИ, 114 задержки поступает на второй вход элемента 126 И-НЕ, на первом

1116432

32 входе которого в это время присутствует сигнал высокого уровня с выхода элемента 109 ИЛИ. Низкий уровень сигнала с выхода элемента

126 И-НЕ поступает на вход установки в "0" триггера 104 ТСХЗ, устанавливая его в 0". Низкий уровень сигнала с прямого выхода триггера 104 поступает на вход установки в "1" триггера 105 ТОШ, устанавливая по- 10 следний в "1.". При этом на инверсном выходе триггера 105 появляется сигнал низкого уровня, что является признаком отсутствия ошибки. При появлении низкого уровня сигнала "Подготовка" 15 на линии 133, который через инвертор 106, элементы 112.ИЛИ, 114 задержки, 126 И-НЕ поступает на вход установки в "0" триггера 104, последний устанавливается в "0" 20

Операционный блок 9 в зависимости от выполняемой микрокомаиды под воздействием управляющих сигналов на управляющем входе 167 может осуществлять арифметико-логическую one- 25 ,рацию в арифметико-логическом узле

147 над одним или двумя операндами, поступающими на его первый и второй информационные входы по шине 159 с второго информационного входа 158 З0 блока 9 и по шине 160 с выхода коммутатора 146, осуществлять сдвиг результата арифметико-логической опе-! рации на сдвигателе 148, запоминать результат операции в регистре 149 данных, вырабатывать и запоминать признаки операции на триггерах

152 знака, 153 нуля, 154 переполнений, 155 переноса. На триггере 152 запоминается старший (знаковый) раз- 40 ряд сдвигателя 148. Элемент 150 ИЛИ, на который поступают выходы всех разрядов сдвигателя, формирует на своем выходе признак нуля результата.

Элемент 151 ИСКЛЮЧАЮЩЕЕ ИЛИ форми- 45 рует на своем выходе признак переполнения. Выходы триггеров признаков операции 152 знака, 153 нуля, 154 переполнения, 155 переноса по шине

39 через второй выход 34 блока 9 поступают в признаковую часть регистра 1 состояния и соответственно на первый-четвертый информационные входы коммутатора 30 блока 15 формирования адреса микрокоманд. Выход 55

51 регистра 149 данных через второй выход 34 блока 9 поступает на входы блока 5 передатчиков данных, коммутатора 10, регистра 1 состояния, блока 15 формирования адреса микрокоманд. Коммутатор 146 под управлением сигнала, поступающего по линии 165 с управляющего входа 167 блока 9, коммутирует на свой выход содержимое второго регистра 184 блока 8 регистров, поступающее по шине 157 с второго информационного входа 158 блока 9, или содержимое первого информационного блока 9, поступающее по шине 156 с выхода коммутатора 10.

В регистре 1 состояния по переднему фронту управляющего сигнала

"Загрузка .регистра состояния", поступающего по линии 173 с синхровхода 174, на триггерах 168, 169 и 170 запоминаются соответствующие разряды регистра 149 данных, поступающие по шине 51 с входа 34 регистра 1 состояния. При этом коммутаторы 171 пропускают соответствующие разряды регистра 149 данных, поступающие по шине 51, на вход триггеров

169 при высоком уровне сигнала на линии 176. Признаки результата операции поступающие по шине 39 с входа

34 через коммутаторы 171 при низком уровне сигнала на линии 176 запоминаются на триггерах 169 по переднему фронту сигнала "Установка признаков", поступающему по линии 175.

В блоке 8 регистров в первой половине машинного такта, что определяется высоким уровнем сигнала на линии

196 "Фаза 7", выполняется чтение из узлов 181 первых и 182 вторых регистров по одному регистру, адрес каждого из которых поступает соответственно с выхода коммутаторов

178 и 179. Коммутатор 178 коммутирует адрес выбираемого регистра на адресный вход узла 181 первых регистров с первого 185 или второго !88, или третьего 189 адресных входов блока 8 в зависимости от кода на линии 190. Коммутатор 179 коммутирует адрес выбираемого регистра на адресный вход узла 182 вторых регистров через коммутатор 180 с первого l85 или второго 188, или третьего

189 адресных входов блока 8 в зави- симости от кода на линии 191. Работа коммутаторов 178, 179 описывается следующей логической формулой

Ц,=Е,Е, l„v Åe,Е,1, V Е„Е,,, 20

33 1116 где 1,- 1 — соответственно первыйз третий адресные входы этих коммутаторов, соответственно первый и второй управляющие входы этих коммутаторов, поступающих по линиям 190 или 191;

Яз — выход этих коммутаторов.

Во второй половине машинного так- 10 та, что определяется низким уровнем сигнала на линии 196,выполняется запись информации, поступающей на информационный вход 161 блока 8 в тот из регистров узлов 181 первых ls и 182 вторых регистров, адрес которого поступает с коммутатора 178.

При этом коммутатор 180 коммутирует на адресный вход узла 182 вторых регистров выход коммутатора 178.

В первой половине машинного такта благодаря высокому уровню сигнала на линии 196 (фиг. 11) коммутатор

180 коммутирует на адресный вход узла 182 вторых регистров выход ком" 25 мутатора 179. При записи информации, сигналы на линиях 193 и 194 имеют . низкие уровни. Чтение производится ,при низком уровне сигнала на линии

193 и высоком уровне сигнала на ли- З0 нии 194. Считанная из узла 181 первых регистров информация записывается по стробу на линии 195 "Фаза 4" в первый 183 регистр, откуда выдается по шине 159. Считанная из узла 182 вторых регистров информация записывается по тому же стробу "Фаза 4" во второй 184 регистр, откуда выдается по шине 157.

Формирователь 12 импульсов выра- 40 батывает управляющие сигналы для других блоков процессора. Генератор

197 синхросигналов вырабатывает синхросигналы (фиг. 11) необходимые для работы различных блоков. Так, например, информация на регистр 13 микрокоманд заносится по синхросигналу "Фаза 2", поступающему по линии 135. Сигнал записи в блок 8 регистров вырабатывается при наличии 0 высокого уровня сигнала на линии

213, поступающего с соответствующего разряда операционного выхода регистра 13 микрокоманд. Дешифраторы 198-1

200 дешифрируют соответствующие 55 поля операционной части регистра 13 микрокоманд, поступающие на их входы соответственно по линиям 215, 432 34

221 и 223. Узел 211 перекодировки в зависимости от кода на линиях 217220 вырабатывает управляющие сигналы на линиях 41-48 для работы блока 15 формирования адреса микрокоманд в соответствии с таблицей, приведенной на фиг. 12 и описанием ра-, боты блока 15 формирования адреса микрокоманд.

Устройство обеспечивает эффективный механизм доступа к микропрограммному уровню управления посредством прерываний, что позволяет в 2-10 раз увеличить быстродействие выполнения различных алгоритмов пользователя, операционных систем, драйверов ввода— вывода при незначительных аппаратурных затратах. Повышение быстродействия достигается за счет возможности микропрограммной реализации алгоритма обработки прерываний от внешних устройств и внутренних прерываний при выполнении команд экстрокодов.

Повышение быстродействия нри микропрограммной обработке прерывания достигается за счет уменьшения количества обращений к относительно медленнодействующей главной памяти ввиду отсутствия этапов выборки команд, использования для хранения промежуточных результатов более быстродействующих внутренних элементов процессора; высокой операционной насыщенности микрокоманд, позво-. ляющей параллельно выполнять несколько операций (в предлагаемом техническом решении одной микроком; ндой можно выполнять до шести операций: чтение операндов, арифметико-логичес. кую операцию, сдвиг, запись результата, установку признаков н проверку условий, сокращения количества шагов при организации ветвлений по нескольким направлениям за счет воэможности задания в одной микрокоманде групповых ветвлений; меньшего времени выборки микрокоманд из микропрограммной памяти по сравнению с временем выборки команд из главной памяти, уменьшения времени íà сохранение-восстановление состояния прерванной программы за счет сохранениявосстановления одного регистра при микропрограммной. обработке прерываний вместо нескольких (от 2 до 8) при программной обработке прерываний.

1116432

11 t6432

1116432

Фиг. 3

1116432

1 l)6432

1116432

13 16432

Фиг. 7

1116432

78

Ж

87

88 иг, 10$ (zan

Фиг. 10

Й7Я

1N

QeN3

Раж

ИГ

f88

f87

757

173

177

1116432 х - це рааичною ссстаякив (Ðèà Ю

Составитель A.Черевко

РедакторО.Колесникова Техред М.Кузьма

Корректор Г.Огар

Даказ 6931/39

Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва, Ж-35, Раушская наб., д. 4/5

Филиал LHL. "

ППП Патент, r. Ужгород, ул. Проектная, 4 и

Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания Микропрограммный процессор со средствами быстрого прерывания 

 

Похожие патенты:

Изобретение относится к области вычислительной техники и автоматического контроля и может быть использовано в устройствах прерывания программ, управления потоками данных и формирования исполнительного адреса банков данных в логических процессорах

Изобретение относится к вычислительной технике и используется в автоматических системах управления технологическими процессами

Изобретение относится к вычислительной технике

Изобретение относится к системе и способу для обеспечения возможности исполнения кода режима управления системой (SMM) во время защищенной работы в микропроцессорной системе

Изобретение относится к области вычислительной техники, в частности к системам прерывания ЭВМ

Изобретение относится к вычислительной технике, а именно к процессорам, предназначенным для работы в многозадачном режиме и содержащим аппаратные средства для автоматического переключения контекста задач и процедур

Изобретение относится к области вычислительной техники, а именно к микропроцессорам и микроконтроллерам

Изобретение относится к вычислительной технике

Микропрограммный процессор со средствами быстрого прерывания

Наверх