Оперативное запоминающее устройство с автономным контролем

 

1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ , содержащее последовательно соединенные регистр адреса, дешифратор адреса, накопитель, первый регистр числа, элементы И первой группы, второй регистр числа и элементы Ивторой группы, элементы ИЛИ, блок контроля и формирователь управляющих .сигналов, одни из выходов которо го подключены соответственно к управляющим входам элементов И второй группы и входам элементов ИЛИ, выходы которых и выходы элементов И второй группы являются информационным выходом устройства, информационным входом которого являются один из входов второго регистра числа и первый вход блока контроля, второй вход которого и вход регистра адреса являются адресным входом устройства, отличающееся тем, что, с целью повышения надежности устройства , в него введены третья группа элементов И и блок управления, выходы которого подключены соответственно к входам формирователя управляющих сигналов, к управляющим входам элементов И первой группы и дешифратора адреса, к третьему входу блока контроля, четвертый вход которого соединен с выходом первого регистра числа, и к первым входам элементов И третьей группы, одни из входов блока управления соединены с выходами блока контроля, а другие являются управляющими входами устройства , вторые и третьи входы элементов И третьей группы подключены соответственно к другому выходу формирователя управляющих сигналов и выходу второго регистра числа. 2. Устройство ПОП.1, отличающееся тем, что блок управления содержит распределитель сигналов, первый и второй формирователи сигналов, первый и второй триггеры, первый и второй элементы НЕ, элементы И с первого по четвертый , первый и второй элементы И-НЕ, элемент ИЛИ-НЕ, элемент задержки и генератор импульсов, выход которого подключен к первому входу первого элемента И, второй вход которос ш (Л го и первый вход четвертого элемента И соединены с выходом второго триггера, первый вход которого подключен к выходу генератора импульсов, а второй - к первым входу и выходу распределителя сигналов, второй вход д которого подключен к выходу первого 5 элемента И, а второй и третий выходы соединены с первыми входами элементов; И-НЕ и входом элемента задержки,. выход которого подключен к первому вхо ду второго элемента И, вторые входы элементов И-НЕ соединены с выходом первого элемента НЕ, а выходы - с одними из входов элемента ИЛИ-НЕ, другой вход которого подключен к выходу первого формирователя сигналов и первому входу первого триггера, второй вход которого соединен с выходом второго элемента НЕ, а выход с первым входом третьего элемента И, вход второго формирователя сигналов, входы первого формирователя сигналов, вторые входы третьего и четвертого эле-. Ментов И и вход первого элемента НЕ,второй вход второго элемента И являются входами блока, выходами которого являются выход первого триггера,выходы в.торого ,третьего и четвертого элементов И , выход элемента ИЛИ-НЕ и второй выход распределителя сигналов.

„„SU„„1125 А

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(51) G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ HOMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3631030/24-24 (22) 03.08.83 (46) 23.11.84. Бюл. Р 43 (72) С.С.Дегтярева, В.Н.Елышко и Б.В.Шевченко (53) 681.327(088.8) (56) 1.Авторское свидетельство СССР

9 440077339999, кл. G 11 С 29/00, 1972.

2.Авторское свидетельство СССР

9 590833, кл. G 11 С 29/00, 1976 (прототип). (54)(57) 1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ABTOHOMHblM КОНТРОЛЕМ, содержащее последовательно соединенные регистр адреса, дешифратор адреса, накопитель, первый регистр числа, элементы И первой группы, второй регистр числа и элементы И. второй группы, элементы ИЛИ, блок контроля и формирователь управляющих сигналов, одни из выходов которого подключены соответственно к управляющим входам элементов И второй группы и входам элементов ИЛИ, выходы которых и выходы элементов И второй группы являются информационным выходом устройства, информационным входом которого являются один из входов второго регистра числа и первый . вход блока контроля, второй вход которого и вход регистра адреса являются адресным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены третья группа элементов И и блок управления, выходы которого подключены соответственно к входам формирователя управляющих сигналов, к управляющим входам элементов И первой группы и дешифратора адреса, к третьему входу блока контроля,.четвертый вход которого соединен с выходом первого регистра числа, и к первым входам элементов

И третьей группы, одни из входов блока управления соединены с выходами блока контроля, а другие являются управляющими входами устройства, вторые и третьи входы элементов И третьей группы подключены соответственно к другому выходу формирователя управляющих сигналов и выходу второго регистра числа.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления содержит распределитель сигналов, первый и второй формирователи сигналов, первый и второй триггеры, первый и второй элементы

НЕ, элементы И с первого по четвер.— тый, первый и второй элементы И-НЕ, элемент ИЛИ-НЕ, элемент задержки и генератор импульсов, выход которого подключен к первому входу первого элемента И, второй вход которо- Я

ro и первый вход четвертого элемента И соединены с выходом второго триггера, первый вход которого под- ЮФ ключен к выходу генератора импульсов,с а второй — к первым входу и выходу распределителя сигналов, второй вход которого подключен к выходу первого элемента И, а второй и третий выходы соединены с первыми входами элементов

И-НЕ и входом элемента задержки,. выход которого подключен к первому вхо ду второго элемента И, вторые входы элементов И-НЕ соединены с выходом первого элемента НЕ, а выходы — с одними из входов элемента ИЛИ-НЕ, другой вход которого подключен к вы- ур ходу первого формирователя сигналов и первому входу первого триггера, Q© второй вход которого соединен с выходом второго элемента НЕ, а выход— с первым входом третьего элемента И, вход втсрого формирователя сигналов, фЬ входы первого формирователя сигналов, вторые входы третьего и четвертого элеМентов И и вход первого элемента НЕ,второй вход второго элемента И являются вязами блока, выходами которого являются выход первого триггера, выходы второго, третьего и четвертого элементов И, выход элемента ИЛИ-НЕ и второй выход распределителя сигналов.

1125658

ИзобретенИе относится к вычислительной технике, в частности к запоминающим устройствам.

Известно оперативное запоминающее устройство, содержащее накопитель информации, адресный и числовой регистры, дешифратор адреса и усилители считывания, соединенные с накопителем и регистрами, блок контрОля, регистры и логические элементы Pl).

Однако в устройстве отсутствует 10 защита информации от разрушений,вызванных неисправностями при передаче адресов и операндов.

Наиболее близким к изобретению яв.— .ляется оперативное запоминающее уст- 15 ройство (ОЗУ) с защитой информации, содержащее накопитель, выходы которого подключены к входам дополнительного регистра и регистра числа, а входы — к выходам дешифратора адре- ;р са, соединенного через регистр адреса с адресными шинами, блок обнаружения неисправностей, входы которого подключены к информационным и адресным шинам, блок коррекции Режима, входы которого подключены к выходу блока обнаружения неисправностей.и шинам записи и чтения, а выходы— соответственно к входам элемента ИЛИ и первым входам элементов И, вторые входы одних элементов И соединены с выходами дополнительного регистра числа, а выходы †.с входами формирователей записи, вторые входы других элементов И соединены с выходами. регистра числа, а выходы — с 35 выходными шинами, соединенными с выходом элемента ИЛИ, входы дополнительного регистра подключены к выходам усилителей считывания Г2 1.

Однако в известном устройстве не производятся проверки исправности. накопителя и регистра числа, что снижает его надежность.

Цель изо ретения — повышение надежности устройства. 45

Поставленная цель достигается тем, что в ОЗУ с автономным контролем, содержащее последовательно соединенные регистр адреса, дешифратор адреса, накопитель, первый регистр числа, эле- щ менты И первой группы, второй регистр числа и элементы И второй группы, элементы ИЛИ, блок контроля и формирователь управляющих сигналов, одни из выходов которого подключены соответственно к управляющим входам элементов И второй группы и входам элементов ИЛИ, выходы которых и выходы элементов И второй группы являются информационным выходом устройства, информационным входом которого являются © один из входов второго регистра числа. и первый вход блока контроля, второй вход которого и вход регистра адреса являются адресным входом устройства, введены третья группа элементов И i 65 и блок управления, выходы которого подключены соответственно .:< входам формирователя управляющих сигналов, Y к управляющим входам элементов И первой группы v. дешифратора адреса, к третьему входу блока контроля, четвертый вход которого соединен с выходом первого регистра числа, и к первым входам элементов И третьей. группы, одни из входов блока управления соединены с выходами блока контроля, а другие являются управляющими входами устройства, вторые и третьи входы элементов И третьей группы подключены соответственно к другому выходу формирователя управляющих сигналов и выходу второго регистра числа.

Кроме того, блок управления содер-. жит распределитель сигналов, первый и второй формирователи сигналов, первый и второй триггеры, первый и второй элементы НЕ., элементы И с первого по четвертый, первый и второй элементы И-НЕ, элемент ИЛИ-НЕ, элемент задержки и генератор импульсов, выход которого подключен к первому входу первого элемента И, второй вход которого и первый вход четвертого элемента И соединены с выходом второ-. го триггера, первый вход которого подключен к выходу генератора импульсов, а второй — к первым входу и выходу распределителя сигналов, второй вход которого подключен к выходу первого элемента И,.а второй и третий выходы соединены с первыми вхо-. дами элементов И-НЕ и входом элемента задержки, выход которого подключен к первому входу второго элемента И, вторые входы элементов И-НЕ соединены с выходом первого .элемента НЕ, а выходы — c одними из входов . элемента ИЛИ-НЕ, другой вход которо-, го подключен к выходу первого формирователя сигналов.и первому входу J первого триггера, второй вход которо го соединен с выходом второго элемента НЕ, а выход — с первым входом третьего элемента И, вход второго формирователя сигналов, входы первого формирователя сигналов, вторые входы третьего и четвертого элементов И и вход первого элемента НЕ, второй вход второго элемента И являются входами блока, выходами которого являются выход первого триггера, выходы второго, третьего и четвертого элементов

И, выход элемента ИЛИ-НЕ и второй выход распределителя сигналов.

На фиг.1 представлена структурная схема предлагаемого устройства; на фиг.2 и 3 — структурные схемы блока управления и блока контроля соответственно.

Устройство содержит (фиг.1) накопитель 1, регистр 2 адреса, дешифратор,".3 адреса, первый регистр 4 чис1125658 ла, второй. регистр 5 числа, блок 6 управления,. блок 7 .контроля, формирователь 8 управляющих сигналов, первую 9, .вторую 10 и третью 11 группы элементов И, элементы ИЛИ 12 ° Устройство имеет адресный 13 и информационный 14 входы, информационный выход 15 и управляющие входы 16 и 17,. являющиеся одними из входов блока б, имеющего выходы 18-20, другие входы

21 и 22 и выходы 23-25.

Блок 6 управления (фиг.2) содержит распределитель 26 сигналов, первый 27 и второй 28 формирователи сигналов, генератор 29 импульсов, элементы НЕ 30 и,31, триггеры 32 и 33, 15 элементы И 34-37 с первого по четвертый, элементы И-HE 38 и 39, элемент ИЛИ-НЕ 40 и элемент 41 задержки.

Блок. 7 контроля (фиг.3) содер- 2р жит блоки 42 и 43 сложения по модулю два, блок 44 поразрядного сравнения на шестнадцать разрядов, элемент

ИЛИ-HE 45, элемент 46 индикации, третий регистр 47 числа и информационный вход 48.

Устройство. работает следующим образом.

Ъ

По адресу, прступившему на регистр 2 адреса независимо от исправности передачи и накопителя 1, а также вида обращения (запись илй считывание), из накопителя 1 выбирается информация, которая устанавливается в режиме считывания на регистрах 4:и 5, 35

При считывании сигнал Чтение . преобразуется формирователем 27 в отрицательный. импульс, который.через элемент ИЛИ-НЕ 40 поступает на дешифратор 3 и одновременно на, 4Q. триггер 32, формирующий положительный потенциал, поступающий на элемент И 36 и в регистр 5 числа через элементы И 9, разрешая перепись числа из регистра 4 в регистр 45.

5.

При исправной передаче, которая контролируется блоком 7, в режиме считывания информация из регистра 5 числа через элементы И 10.поступает 5О на выход 15.

В режиме записи информация по .входу 14 поступает в регистр 5 числа, а из него через элементы И 11 - в накопитель 1 и далее в регистр 4, Записанный код поступает иэ регистра 4 в блок 7, где сравнивается с кодом, поступающим по входу. 14, контролируя таким образом исправность ячеек памяти адреса, в которой ведется запись. информации.

Блок б управления в режиме записи работает следующим образом.

Сигнал Запись, поступающий на вход 16, преобразуется в .отрица- 5 тельный импульс формирователем 28. и поступает на вход триггера 33, которыя формирует положительный .потенциал, поступающий на входы элементов И 34 и 37.

Импульс с генератора 29 поступает на другой вход элемента И 34 и далее на вход распределителя 26, который реализует следующий алгоритм записи, Формирование сигнала Разрешение записи (с выхода 25 блока б) в накопитель 1 и сигнала Выбор кристалла (выход 24) идет непосредственно с выхода распределителя 26.Сигнал поступает на вход элемента И-НЕ 38, который в отсутствие сигнала "Ошибка при передаче инвертирует сигнал Разрешение записи в накопителе 1, и через элемент ИЛИ-HE 40 формируется сигнал, поступающий на дешифратор 3 адреса. Таким образом производится запись числа в накопитель 1.

Для формирования сигнала Выбор кристалла сигнал с выхода распределителя 26 поступает на вход элемента И-НЕ 39, cего выхода при отсутствии сигнала Ошибка при передаче — на вход элемента ИЛИ-НЕ 40.

Через элемент 41 задержки сигнал с выхода распределителя 26 поступает также на вход элемента И 35, который при несоответствии кодов формирует сигнал Не годен, поступающий в блок 7.

В том случае, когда в режиме считывания происходит искажение адреса при передаче, сигнал с входа. 17 передается формирователем, 8 на входы элементов ИЛИ 12 и элементов И 11.

В результате срабатывания элементов ИЛИ 12 на выход 15 из ОЭУ выдается операнд, являющийся кодом арифметической единицы, в котором нарушено соответствие между информационной и контрольной частями. В результате срабатывания элементов И 9 в накопителе 1 восстанавливается содержимое искаженного адреса, Если искажение адреса или операнда происходит в режиме записи, то формирователем 8 блокируется за-. пись.операнда.

В том случае, когда в режиме записи правильно передан и адрес и операнд, информация, записанная в накопитель 1, поступает в блок 7, где сравнивается с поданной на вход

14.

Если обнаруживается несоответствие, то в блок б управлеййя поступает сигнал Ответ сравнения, а из него — сигнал Не годен, который в дальнейшем может -быть использован для оценки состояния накопителя 1, а также для переадресации информации.

1125658

Техническое преимущество изобретения заключается в том, что надежность устройства возрастает без увеличения оборудования.

При применении предлагаемого ОЗУ в системах контроля введение самоконтроля накопителя иовьааает достоверность выдачи результата, так как при занесении в процессе контроля всех результатов контроля в ОЗУ для последующей регистрации или ин дикации коэффициент важности отказа накопителя равен единице.

Основным достоинством ОЗУ является то, что информация в нем защи-. щена от разрушения вследствие неверно переданных адресов и операндов, н при этом в процессе записи контролируется исправность 100 % ячеек накопителя, в которых производится запись информации, что особенно важно в .ОЗУ контрольно=измерительных систем, работающих в реальном масштабе времени, к которым предъявляются повышенные требования по надежности.

1125658

Составитель В. Рудаков

Редактор О.Юрковецкая Техред М. Кузьма Корректор М.Леонтюк

Заказ. 8547/39 Тираж 574 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, r.Óærîðîä, ул.Проектная, 4