Устройство для сопряжения процессора с устройствами ввода- вывода

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВАМИ ВВОДАВЫВОДА , содержащее блок приема данных , блок передачи данных, блок дешифрации команд процессора, блок формирования сигналов прерывания, блок формирования выходного кода обратной связи, входные и выходные информационные и управлякщие регистры и блок анализа входного кода, обратной связи, причем группа входов блока приема данных образует вход данных устройства от процессора, группа информационных входов входного информационного регистра образует вход данных устройства от устройств ввода-вывода, группа выходов блока передачи данных образует выход данных устройства в процессор, группа выходов выходного информационного регистра образует выход данных устройства для устройства ввода-вывода, группа входов блока дешифрации команд процессора образует управляющий вход устройства от процессора, группа входов входного управляющего регистра образует управляюпдп вход устройства от устг ройств ввода-вывода, группа выходов выходного управляющего регистра образует управляющий выход устройства для устройств ввода-вывода, выход блока формирования сигнала прерывания является выходом прерывания устройства для процессора, группа выходов блока приема данных соединена с группой входов данных выходного информационного регистра, с первой группой входов данных выходного управляющего регистра, с группой входов данных входных управляющего и инбормационного регистров , с группой данных блока форми л рования выходного кода обратной связи , с группой входов кода режима блока формирования сигнала прерывания , первый выход блока дешифрации команд процессора соединен с входом выборки кода обратной связи при записи блока формирования выходного кода обратной связи и с входом записи данных выходного информационного 1чЭ регистра, второй выход блока дешиф рации команд процессора соединен О) с входом записи данных выходного упо го равляющего регистра, третий выход блока дешифрации команд процессора соединен с входами записи кода режима блоков формирования выходного кода обратной связи, анализа входного кода обратной связи, формирования сигнала прерывания и выходнь х управляющего и информационного регистров, четвертый выход блока дешифрации команд п.оцессора . соединен с входом выборки кода обратной связи при чтении блокг формирования выходного кода обратной связи и с входом чте

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИ4ЕСНИХ

РЕСПУБЛИК

3(5D G 06 F 3/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHQMV СВИДЕТЕПЬСТВУ

ГОСУДАРСТВЕННЫЙ HOMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3632717/24 — 24 (22) 16. 08.83 (46) 15.12.84. Бюл. № 46 (72) К.Н. Королев, В.Г. Страхов, А.В. Мыскин и В.А. Торгашев (53) 681.325(088.8) (56) 1. Суперкомпонент-компьютер на одной плате с программируемыми интерфейсами ввода-вывода. — Электроника", 1976, № 3, с. 28-30.

2. Авторское свидетельство СССР № 845155, кл. G 06 F 3/04, 1979 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВАМИ ВВОДАВЫВОДА, содержащее блок приема данных, блок передачи данных, блок дешифрации команд процессора, блок формирования сигналов прерывания, блок формирования вьгходного кода обратной связи, входные и выходные информационные и управляющие регистры и блок анализа входного кода обратной связи, причем группа входов блока приема данных образует вход данных устройства от процессора, групга информационных входов входного информационного регистра образует вход данных устройства от устройств ввода-вывода, группа выходов блока передачи данных образует выход данных устройства в процессор, группа выходов выходного информационного регистра образует выход данных устройства для устройства ввода-вывода, группа входов блока дешифрации команд процессора образует управляющий вход устройства от процессора, группа входов входного управляющего регистра образует уп„„SU„„1129602 А равляющий вход устройства от уст ройств ввода-вывода, группа выходов выходного управляющего регистра образует управляюидй выход устройсТЕВ для устройств ввода-вывода, выход блока формирования сигнала прерывания является выходом прерывания устройства для процессора, группа выходов блока приема данньгх сое динена с группой входов данньгх выходного информационного регистра, с первой группой входов данных выходного управляющего регистра, с группой входов данных входных управляющего и информационного регистров, с группой данных блока формирования выходного кода обратной связи, с группой входов кода режима блока формирования сигнала прерыва- ( ния, первый выход блока дешифрации команд процессора соединен с входом выборки кода обратной связи при записи блока формирования выходного р 4 кода обратной связи и с входом записи данных выходного информационного регистра, второй выход блока дешиф- р рации команд процессора соединен с входом записи данных выходного управляющего регистра, третий выход блока дешифрации команд процессора соединен с входами записи кода режима блоков формирования выходного кода обратной связи, анализа входного кода обратной связи, формирования ф@ сигнала прерывания и выходных управляющего и информационного регистров, четвертый выход блока дешифрации команд rr. oöåññoðà. соединен с входом выборки кода обратной связи при чтении блок. формирования выходного кода обратной связи и с входом чте1 Е 29602 ния блока передачи данных, пятый выход блока дешифрации команд процессора соединен с входом записи кода настройки блока фор гирования выходного кода обратной связи, шестой выход блока дешифрации команд процессора соединен с входом сброса блока анализа входного кода обратной связи, выход готовности б. ока анализа входного кода обратной связи соединен с входом установки блока формирования сигнала прерывания, с информационным входом блока формирования выходного кода обратной связи, с входом готовности блока передачи данных, с стробирующими входами входных управляющего и информационного регистров, выход данных блока формирования выходного кода обратной связи соединен с вторым входом данных выходного управляющего регистра, выход стробирования данных блока формирования выходного кода обратной связи соединен с входом записи кода обратной связи выходного управляющего регистра, выходы входных информагрюнного и управляющего регист— ров соединены с первым и вторым входами данных блока передачи данных соответс гвенно, при этом блок анализа входного кода обратной связи содержит два триггера, элемент И, первый элемент ИЛИ, первую группу элементов И, причем выход первого триггера является выходом готовности блока, первый установочггый вход первого триггера является входом сброса блока, первый установочный вход второго триггера является входом записи кода режима блока, второй установочный вход первого триггера соединен с выходом элемента И, первый вход которого соединен с выходом второгс триггера, второй вход элемента И соединен с выходом первого элемента ИЛИ, входы которого соеди— иены с соответствующими выходами элементов И первой групггы, о т л ич а ю щ е е с я тем, что, с целью увеличения пропускной способности устройства за счет формирования сигнала конца обмена, в блок анализа входного кода обратной связи введены регистр кода обратной связи, регистр инверсии, регистр маски, сумматор по модулю два, вторая группа элементов И, второй элемент ИГИ, причем вход регистра кода обратной связи является входом кода обратной связи блока, первый вход регистра маски является входом записи кода настройки блока, второй вход регистра маски соединен с входом регистра инерсии и с вторым установочным входом второго триггера и является входом даггных блока, выход второго элемента ИЛИ является выходом конца обмена блока, группа выходов регистра инверсии соединена с первой группой входов сумматора по модулю два, вторая =руппа входов которого соединена с группой выходов регистра кода обратной связи, группа выходов сумматора по модулю два соединена с первыми входами элементов И первой и второй групп, вторые входы которых соединены с первой и второй инверсными группами выходов регистра маски соответственно, вьгходь элементов И второй группы соединены с соответствующими входами второго элемента ИЛИ, при этом вход записи кода настройки блока анализа входного кода обратной связи соединен с пятым выходом блока дешифрации команд процессора, вход данных ,блока анализа входного хода обратной связи соединен с. выходом блока приема данных, вход кода обратной связи блока анализа входного кода обратной связи соединен с выходом входного управляющего регистра, выход конца обмена блока анализа входного кода обратной связи соединен с входом конца обмена блока передачи данных.

Изобретение относится к вычислительной технике и радиоэлектронике и может быть использовано, например, в вычислительных системах обработки информации и в вычислительных комплексах.

3 1129602

Известны устройства для- сопряже— ния ЦВМ с внешними устройствами, содержащие блок дешифрации команд центральной системы, блок приема данных центральной системы, блок передачи данных центральной системы, блок формирования сигнала прерывания, буфер выходной информационный, буфер выходной управляющий, буфер входной информацконный, буфер входной управляющий, групповые блоки управления Г1, Недостатком этих устройств является ограниченная область применения

Вследствие ТОГО, что В них использy 15 ются управляющие сигналы только заданной формы и только импульсного квитирования от устройств вводавывода, а также сброс сигналами квитирОВания тОлькО определенных ВыхОдных управляющих сигналов.

Наиболее близким к изобретению по технической сущности является устройство для сопряжения процессора с устройствами ввода-вывода, содержащее блок приема данных, блок передачи данных, блок дешифрации команп процессора, блок формирования сигналов прерь;ьания, выходные и входные информационные и управляющие 30 регистры, блок формирования выходного кода обратной связи, блок анализа входного кода обратной связи, выход блока приема данных соединен с входом кода режима блока формирова-З5 ния сигнала прерывания, с входами данных входного и выходного информационных регистров и входного управ,ляющего регистра и с первым входом данных выходного управляющего ре- 40 гис "pa, первый и второй выходы блока дешифрации команд процессора подключень.. соответственно к входам записи данных выходных информационного и управляющего регистров, тре- 45 тий выход — к входам записи кода режима блока формирования сигнапа прерывания и входных управляющего и информационного регистров, а четве",òûé выход — к входу чтения 50 блока передачи данных, первый и второй входы данных которого соединены соответственно с выходами входных информационного и управляющего регистров. Выход данных и выход сигна- 55 ла сопровождения данных блока форI миро вания выходного кода обратной связи соединены соответственно с Вторьц. входом данных и входом записи кода обратной связи Выходного управляющего регистра, Входы выборки кода обратной связи при 331IHcH и при чтении, вход записи кога режима и вход записи кода настроики — соответственНо с первым, четвертым, третьим и пятым выходами блска дешифрации команд процессора, вход данных — с выходом блока приема данных, а выход выборки кода обратной связи по готовнос и — -. Входами фиксации данных управляющего и информационного регистров, с входсм установки блока формирования сигнала прерывания, с входом готовнссти блока передачи данных и выходом б1ока анализа входного кода обра гной связи, вход записи код=- режима, вход записи кода настройки и вход сброса подключены, соответственно к третьему, пятому и шестому выходам блока дешифрации команд процессора, вход данных — I вь ходу блока приема данных, а вход кода обратной связи — к выходу входного управляющего регистра, Блок анализа входного кода обратной связи содержит дешифратор адреса регистра маски, первый Вход которого соедине." с входом записи кода настройки блока, второй вход — с входом данных блока I» первьг и Входами первого — четверто-.о регистров маски к триггера разрешения готовности, а Выходы — с вторыми входами соответствующих рег:- .стров маски, Выходы которых подключены к первым входам элементов И группы, вторыми входами соединенных с Входом обратной связи и входами элементов НЕ груп— пы, третьими входами — с выходами элементов НЕ группы, а выходами — с соответствующими входами элемента

ИЛИ, выход которого подключен к первому входу элемента И, вторьг-. входом соединенного с Выходом триггера разрешения готовности, второй вход которого является входом записи кода режима, а Выходом — с первым входом триггера готовности, Второй вход и выход которого являются соОтветственно входом сброса и выходом блока 2 1.

Недостатком данного устройства является ограниченна» область применения вследствие того. что не вырабатывается сигнал конца обмена.

Цель изобретения — увеличение пропускной способности устройства..(«g

i) () C j) blB a .3H s.

< 0 EHÈ т(, с)братний связ

1 т (rIe) J O рЕГИСтра

;.)единены с и данных блока (т «= i! lro, при

ro кKод= Об ат дв григ "(. ра. мент jj (И, Н, р

II: l;!H Pт!«т )Зi>(Хт «»

ЕTC", ВЫХ )Цам

Вщй yC !;! > 013<».

)3;0 (ОВ

)Bail?iR (. "H7

Од б..ока

1 Г 0 Д SI B 3! SI P (т . ) псрвый ус7 aH(OP 3,: ОС-ця обратя формиротрп геpà яв 1

5 11 !

1остявлен?»ая цель достигается тем что в устройстве для сопряжения процессора с устройсrBaMii ввода-вывода, содержащем бло»с -,IpHPMa данных, блок передачи данных блок дешифрации команд процессo* а, блок формирова»!Ия сигналов прер!(ванин, блок формирования выходного кода обратной связи, входные и выходные информаЦИОННЫЕ. И yг(РаВЛЯЮ ((ИЕ;)ЕГИСТР»>т H блок анализа входного кода обратной связи, при (ем группа входов бло»<а (риема,ця»)них об)разует вход;,анных устройсTBa от процессора, группа информа»»ионных входов входного инфор мационного регистра образует вход данных у, тройства от устройств вводя-вывода, группа выхо !0В блока передa«H данных образует 1)ыход данных устройства B процессор, группа выходов выходного ?3»($()pMar(II<)HHofo ре гистра G .)ðàaóåò вь(ход данных уст— ройства для устрой<»тв ввода-вывода, группа входов блока дешифрации ко— ма((1 lipo«;pccopa образует управляю-!

Кий 1>KOД ) C TPOHCTB(! () T П1) ОЦЕС СО«т) З

ГРУПП(3 П.".OljOH BKO„ 1«01 О «УПP„!l. ЯК)Щ . О

j)CI HÑ 7 ра С) paoóÅT уттряВЛЯЮщнй ()Ход у- грой< .":=а от уст()<)«3< тв в(»одя-выво!

1a Pт«т ° !l,l Г>Ь . ОДС В BIЬ»ХОДНÎ Гi) V!IPa«3" (Г(»ll!!CI 0 «Е" ((! ря Обра:)у: I у(ттяз;(ЯЮ— (((ят -(13 Ь(Г-),т; С; р;) йет На (т-Ля y C! т E)0 Ë C ГВ

)31(0 т(Я)- B l l J О Ц.-". «; ЫХ 0 7 C«. l «Я «СТ Зой Г ТВЯ 1«i!S! ПС)О

Ц(»Г«;- -,)«т > 1 РУ:-I) Ввтхот!(B ()«IOKB ттР?, МЯ д;-.)rp;..I((0.-.!IHHBía с гр у,".r i входо-,,:а(.!»ь х вb:.-,()цног<) и) фочMalJ! нногi

;..:-Ис -"11, с первой Грvlil ой в (oilов

Д?. т (НЫХ »ЫХÎ ЦНР т 0 Уllо BВЛ Я!ВЩС- ГО Р P, HС. Pa .. ГО))П»(ОИ i;KO;iOB т((ЫХ

ОДНЫХ i (Р,.: 3ЛЯКЦПЕ l O И И ?>фо;) М;т ЦИО ННОГ С) j) C,"I, (3Г T0Î":«С PVППO!, 1:. i! !i!ЫХ

;,;ОПMJ) «)P ."; -«!(S««>,«хО>gт«((- « «) 00 ат НГ C. ВЯ ЗИ,. Г "т) ")1".10 коц" .«,пе)к?! а блока 1)с)Рм:IPo

Ла ПР C .)b!Ba»(HS(., ПЕ;):-тый ВЫХ ((С (Ь СР >, И«И» ()т «с ЧД Г, l"

ДИЧ:-) . С BK(): ОМ БЫОС,. Ки КО ной связи при записи блок ванин вь:»(o;, iîãо код;; обратf ой связи и с входом записи данных выходного информяв (онного регистра., второй выход блока дешифрации команд процесс ора соединен с входом записи данных выходного управляющегo ре— гистра, третий вьгход блока дешифрации команд процессора соединен с входами записи кода режима блоков

296<) 2 6 формирования выходного кода обрат—

НОй СВЯЗИ. ЯНЯЛИЗ:! ВХС«ДНОГО КОДа обратной связи, фо()м»11 ования си.-наля(прерывания и вых )дных упрявляюще c) и информационного регис7 ров, четвертый выход блоки дешифрации команд

lip oI»Pcc0pa < oeB»!He H .: вход )м выборки кода обратной связи при чтении блока формирования выходного кода

ОбратНОй Сня:3И И Г НходОМ -)ТЕПИЯ бПОКа !IPpP„1;1«IH «I((HHb(K !Is(1 Ый блока;;ешифрации KoMa,, (роцессо;)а

c0p!(HI н с входом "-аписи ко»a нас гроAки бл )Ka формирования выхо;Hofo кс)да .)0!)BYHOH CBHçí, ШЕСтой НЫХГ„-, "-1)ка дешифрации кома:(ц процсссора соеди låí с входом сброся блока ачализа в;<одного кода о(".ратной свя<)и, выход готовности блол-.я анализ>а вход—

НОГО Квда обрат НО)": СВЯЗИ, СОЕ,»ИНЕ ) с входом у Ta новь и блока формирования сигнала прерывания, с информаEEHoHHb!M входом блока формировя»п<я

13ыхОднОГО кОда Об1)ятнОЙ c13H !3Н Г входом готе вности бло;» передачи

)7aHHb!x, с стробирующ?11(и входами входных уг равля(сше гo и ?IHij)(рмзцио:(ногo

«) е Гис тр ОБ .зыхо (даннь!): б l()K 3 фо;,) ми р0В 1 н)(Я (3ыходнО "0 к ОД;3 Обрат»(ой! ВЯ

ЗИ CO Pjl?(»IP )1 (ВТОРЫМ »3) O!(OM Дсlнl>Ь!Х

ГыходHoãî упра?зля()!щ(его рвгист;)а > вь:—

С Тр)обироняния;(аН»(ь»Х C. ioK a фОj) мирования вых )I»íîã0 Kc)BB обратной н Г Вх, 70м 3 aIIHc H к;)да

И ВЫХСДНОГО V(IP ЗР (Ят-твыходь(вх(д;ых информационноГО и упраг>!(яюll(еГО pep H" тров ервым и вторым вход —,ми

П = PE. l ЯЧИ ЛHНЬ(Х С, «) . ВЕТ

)том бло . анализа Bходнонои .вязи Годер)»с?»т

3 «IBМЕ Нт И ПЕрВ(»т?1 ) т» Е— ную гр уппу эле)(е»«г». Ов И, неpr < го !)?(ггер,:.Г((я-: ст(713но(ти бт ока. перный вход !«(>paol ". ригБхс«,pм (. po a блока во -!Hi. и вх -:д гт )рого с т >I входом записи;<Ода р Г«кима блока, B Tîpîé установоч ((ый вход первого -.Гиггера соединен с выходом зл мента И, E!BpBbiJ(гхс:д котоРОГО С ОС>«.И НЕ Н С Вbl.(ОДОМ ВТО";О!-О ТРИГ— гера, второй вход элемента И соеди»(е» с зыходом первого элемента ИЛИ, входы которого соединены с соответствующими выходами "-.лементов И пер— вой группь;, в блок анализа входного кс)да 0 тной cBRçH, введены регистр

1129602

ЗО

55 кода обратной связи, регистр .инверсии, регистр маски, сумматор по модулю два, вторая группа элементов И, второй элемент ИЛИ, причем вход регистра кода обратной связи является входом кода обратной связи блока, первый вход регистра маски является входом записи кода настройки блока, второй вход регистра маски соединен с входом регистра инверсии и с вторым установочным входом второго триггера и является входом данных блока, выход второго элемента ИЛИ является выходом конца обмена блока, группа выходов регистра инверсии соединена с первой группой входов сумматора по модулю два, вторая группа входов которого соединена с группой выходов регистра кода обратной связи, группа выходов сумматора по модулю два соединена с первыми входами элементов И первой и второй групп, вторые входы которых соединены с первой и второй инверсными группами выходов регистра масГ ки соответственно, выходы элементов И второй группы соединены с соответствующими входами второго элемента

ИЛИ, при этом вход записи кода настройки блока анализа входного кода обратной связи соединен с пятым выходом блока дешифрации команд процессора, вход данных блока анализа входного кода обратной связи соединен с выходом блока приема данных, вход кода обратной связи блока анализа входного кода обратной связи соединен с выходом входного управляющего регистра, выход конца обмена блока анализа входного кода обратной связи соединеч с входом конца обмена блока передачи данных.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 — структурная схема блока дешифрации команд процессора; на фиг. 3 — структурная схема блока передачи данных; на фиг. 4 — одна из возможных реализаций блока формирования сигнала прерывания1 на фиг. 5 — пример реализации входного информационного регистра; на фиг. 6— входной управляющий регистр, на фиг. 7 — структурная схема блока анализа входного кода обратной связи; .на фиг. 8 — структурная схема блока формирования выходного кода обратной связи.

Устройство содержит (фиг. 1) блок 1 дешифрации команд процессора, блок 2 приема данных, блок 3 формирования сигнала прерывания, выходной 4 и входной 5 информационные регистры, блок 6 анализа входного узла кода обратной связи, блок 7 формирования выходного кода обратной связи, блок 8 передачи данных, выходной 9 и входной 10 управляющие регистры.

Блок l дешифрации команд процес1 сора (фиг. 2) содержит элемент И 11 приема команды записи, элемент И 12 приема команд чтения (2И), дешифратор 13 адреса (двухвхоцовой), элемент И 14 команды записи информации (2И), элемент И 15 команды записи управления (2И), элемент

И 16 команды записи режима (2И), элемент И 17 команды записи настройки (2И), группу элементов И 18 команд чтения (3 2И), первый 19, пятый 20, четвертый 21, второй 22, третий 23 и шестой 24 выходы блока, шину 25 команд процессора.

Блок 8 передачи данных (фиг. 3) содержит группу элементов И 26 передачи информационного кода (8 ° 2И), группу элементов И 27 передачи управляющего кода (8 2И), элемент

И 28 передачи готовности (2И), группу элементов ИЛИ 29 передачи данных процессору (7 2ИЛИ), элемент

ИЛИ 30 передачи готовности процессору (ЗИЛИ), регистр 31 передачи конца обмена процессору, первый 32 и второй 33 входы данных блока, вход 34 готовности блока, вход 35 чтения блока, вход 36 конца обмена и выходную шину 37 данных.

На фиг. 4 представлена одна из возможных реализаций блока 3 формирования сигнала прерывания, содержащего элемент И 38 разрешения прерывания, триггер 39 разрешения прерывания, вход 40 кода режима блока, вход 4 1 записи кода режима блока, вход 42 установки и выход 43 прерывания .

На фиг. 5 показан пример реализации входного информационного регистра 5, содержащего регистр 44 приемника (информационный), триггер

45 разрешения фиксации, элемент

НЕ 46 фиксации, элемент ИЛИ 47 фиксации (2ИЛИ), вход 48 данных блока, вход 49 записи кода режима 1 29602

«О

5- лака, вход 50 фиксации данных блока, выход 51 и шину 52 входной информации.

На фиг. 6 приведен входной управляющий регистр 10, содержащий

5 регистр 53 приемника (управляющий), триггер 54 разрешения фиксации, эле-! мент НЕ 55 фиксации, эл "мент ИЛИ 56 фиксации (2ИЛИ), вход 57 данных бло— ка, вход 58 записи кода режима бла- «О ка, вход 59 фиксации данных блока, выход 60 блока и управляющий вход 61.

Блок 6 анализа зхаднагс кода обратной связи (фкг. 7) содержит регистр 62 маски, регистр 63 инвер — t5 сии, регистр 64 кода обратной свя и, сумматор 65 па модулю два (8 2), элементы И 66 первой гр ппы (8 2И), элементы И 67 второй группы (8 .2И), триггер 68 разрешения готовности, 20 элемент ИЛИ 69 формирования готовности (8ИЛИ), элемен-, ИЛИ 70 формирования конца обмена (8ИЛИ), элемент И 71 разрешения готовности (2И), триггер 72 готовности, вход 73 ко- 25

;-а 06tt г««ай cB«I3«I биска Bxo@7 74 данных блока, вход 75 записи када настракки блока, вход 76 записи када режима блока, вход 77 сброса блока„ выход 78 готовности блока 30 и лыха; 79 ко нца обме «lcd .

Блок 7 фармиро анин выходного кода абра."най связи (фиг, 8) содергкит регистры 80 — 85 управления, эле— менты И 86, 87 и 88 первой„ второй и тр=-ть и групп, элементы И«1И 89 группы автоматического капа управления (8 ЗИЛИ), дешифратор 90 ад— реса регистра управления, формирователь 91 импульсов гатовно0.ãè, триггер 92 разрешения управления па записи, триггер 93 разрешения уп р а вл е H H «t и а ч т е H «I I0 т р «г г- I E. p 9 4 разрешения управления па г атовнасти элементы И 95-97 разрешения управления па записи (2И), по чтению (2И), по готовности (2И), элемент

ИЛИ 98 автоматической записи кода управления (ЗИЛИ), вход 99 данных блока, вход 100 записи кода настрой ки блока, вход 101 записи кода режима блока, вход 102 выборки кода обратной связи по готовности блока, вход l03 выборки кода обратной связи прк чтении блока, вход 104 вы борки кода обратной связи при записи блока, выход 105 данных блока и выход 106 сопровождения дан«гых блока.

Блок 2 приема данных от процессора представляет собой блок стандартных шинных формирователей, блок

8 передачи данных процессору является коммутирующей управляемой схемой, подключающей к своей выхаднаи шине 37 данных один из трех кнформационных входов в зависиMàсти от у«1равляющего сигнала. Блок 1 дешифрации к манд центрапьна«й системы предназначен для приема команд прoöессара по шине 25 команд процессора и формирования по HHM внутренних управ— ляющих команд устройства.

Блок приема данньгх связывает выходную шину данных процессора с внутренней шиной даннь«х устройства.

Данные, поступающие из процессора па входной шине да.нных., в зависимости от сопровождающих их команд записи предназначены либо для установки требуемых режимов работы устройства, либо для настройки блоков устройства на заданный алгоритм обмена информацией с заданным устройс. вам ввода«зывада (ВУ), либо передачи ее в ВУ.

Блок 8 передачи данных центральной системы предназначен для передачи данных по выхоцной пине данных в процессор па командам чтения, получаемым из устройства ввода-вывода илк сфармирванных внутри устройства сопряжения. Блок 3 формирования скгíà",а прерывания предназначен для формирования скгнала прерывания, со- общающего по выходу 43 прерывания процессору о готовности устройства сопряжения продолжать обмен информацией с устройством ввода-вывода. В регистрах 4 и 9 формируется две группы независимых параглельных каналов .«ередачи данных в устройство ввода †выво па шине выходной информации и управляющему выходу, Раз— рядность этих регистров определяется количеством линий пины данных. PeIHcip 9 в отличие от регистра 4 имеет два выхода данных к соответственна два входа записи, т.е. кроме функции хранения данных регкстр 9 выполняет функцию мультиплексирования данных, поступающих по первому или второму его входам. Два входных регистра (информационный 5 и управляющий 10) формируют две группы независимых параллельных каналов

1129602

12 приема данных устройства ввода-вывода по шине входной информации и управляющему входу. Обе регистра вы".. полняют функции хранения данных и имеют разрядность, равную разрядности вьглодных регистров устройства.

Входные регистры, кроме того, содержат управляющие схемы, позволяющие в завиcèìîñòè от записанного в них кода режима независимо разрешать или запрещать функцию фиксации данных в этих регистрах.

Выходы этих регистров связаны с соотвегствующими входами блока 8 передачи данньж . Выход регистра 10 связан также с входом кода обратной связи блока 6 для выполнения функ I0

25 ввода-вывода.

Блок 7 формирования вьгходного кода обратной связи предназначен для формирования на его выходе дан50 ных кода, определяемого сигналами, поступающими гго его входам выборки, и для выборки на выходе сопровождения сигнала для перeïèñè этих кодов в выходной управляющии регистр.

Устройство работает следующим образом.

В исходном состоянии все внутренние автономные функции устройства

55 ции универсального автономного управления устройством ввода-вывода.

Блок 6 предназначен для определения момента появления на заданных выходных управляющих каналах устройства ввода-вывода, поступающих на управляющий вход 61 регистра 10, сигналов заданной формы, формирующих определенный входной код обратной связи. В момен сформирования заданного кода на выходе этого блока ьырабатывается сигнал готовности, 3О обеспечивающий замыкание внутренней обратной связи, реализующей функцию универсального автономного управления и выполняющий ряд других независимых функций внутреннего управления. Блок 6 определяет также момент появления на заданных выходных управляющих каналах устройства вводавывода, поступающих на управляющий вход 6 1 регистра 10, сигналов заданной формы, формирующих определенный 4О входной код обратной связи, который формирует на выходе блока сигнал конца обмена, поступающий на блок 8 передачи данных, и сообщает процессору о конце обмена с устройством 45 запрещены. С точки зрения процессора устройство представляет собой два независимо адресуемьгх выходных регистра 4 и 9 и два входных регистра 5 и 10. По командам записи данных в регистры 4 или 9 данные, поступающие из процессора по входной шине данных через блок 2, запоминаются в одно из указанных регист ров с помощью сигналов, поступающих по их входам записи данньж. По командам чтения данных, поступающих на вход чтения блока 8, информация, снимаемая с регистра 5 или 10, в зависимости от адреса, указанного в команде, поступает в процессор.

Основным режимом работы устройства является режим с использованием функций, выполняемых блоками 6 и 7, обеспечи ающими режим универсального автономного управления устройством ввода-вывода. По командам записи кода режима блоки 6 и 7 включаются в работу. Коды режимов поступают по входам данных независимо, разрешая или запрещая формирование сигнала готовности (ГТ) блока 6 и любую из выборок кода обратной связи по ñîoòветствующим входным командам выборки в блоке 7.

Перед началом обмена информацией блоки б и 7 программно настраиваются на заданный алгоритм управления BY путем записи в них по соответствующим командам записи кодов настройки, поступающих по входным шинам данных этих блоков. Причем установка режима и настройка устройства осуществляется только один раз, после чего обмен выполняется всего по одной команде чтения или записи информации. По команде записи данных информационный байт, передаваемый из процессора, помещается в регистр 4, Одновременно по этой же команде осуществляется выборка из блока 7 управляющего байта запроса устройства ввода-вывода.

После этого процессор освобождается от обслуживания устройства. По коду запроса устройство ввода-вывода включается в работу, читая информационный байт, записанный в регистр

Закончив цикл работы, BY выставляет код подтзерждения, появляющийся на выходе входного регистра 10 и затем на входе кода обратной связи блока 6, на выходе которого формируется сигнал готовности ГТ. По этому сигналу в блоке 7 осуществляется

1129602 14 как процессор воспр1 нял его. Сброс осуществляется по к .ждой команде ос записи для записи да»ных из устрой13 выборка нового кода обратнои связи передаваемого в регистр 9, автоматически снимается выставленный запр и/или устанавливается при необходи— мости новый. Одновременно сигнал готовности ГТ поступает в регистры

5 и 10, фиксируя поступающие в них данные из BY, если соответствующие функции„ реализуемые в этих регистрах, разрешены кодами режима. Кроме того, сиг»ал готовности поступает на вход готовности блока 8 и в блок 3. .Последний вырабатывает на входной управляющей шине процессора сигнал 43 прерывания, если заданная ,функция разрешена кодом режима, гредварительно записанным в блок.

Процессор узнает о готовности устройства либо программно (анализируя сигнал готовности с помощью команды чтения ГТ), либо через ме— за»изм прерывания. Получив готовность, процессор выдает слецующую команду записи на устройство, пере— давая очередной информационный байт. 25

Чтение данных, поступающих из ВУ г, процесссp происходит в следующей

»oñëåä;,»àòåлы ости. Устройство вводавывода выс .авляет очередной информа;::-|о»ный байт, поступающий в регистр

5 по шине 52 входной и»формац -;и, и по оц»ой или нескольким входным у»равляю:;,у.м шинам код запроса, посту»аюлий в p"гистр 1О. Код запроса с вых=д", это> о регистра поступает . а вход кода обратной связи блока 6.

В меме., т появления требуемого кода на выхо;е этого блока формируется сигнал готогности ГТ, выполняющий те же функции, как и при записи инCbr) Mcl THH . блока 7 выбирается код о брс1 i — ной связи >н записывается в выходной управляюций регистр, сообщая ВУ о занятости устройства. Приняв сиг- 45 нал готовн:còè из устройства одним и-: указанных ранее способов, процессор выдает команду чтения „ обеспечивающую передачу через блок 8 да»в ных, поступающих в регистр 5, Одно- s0 временно из блока выбирается новый код. поступающий в регистр 9.для указания устройству ввода-вывода об освобождении устройства для приема следующего информационного байта.

Вход сброса блока 6 используется для сброса установленного внутреннего сигнала готовности после того, ства.

В отлчиие от прототипа в предлагаемом устройстве реализована возможность работать с ВУ, выставляющими после последнего и»формационно 0 байта код концa обмe»a, Работа устройства прп этом происходит следующим образом. После выдачи последнего информационного байта в процессор ВУ выставляет по вхздным управляющим шинам 61 код конца обмена,, поступающий в регистр 13. Код конца обмена с выхода этого регистра поступает на вход кода обратной связи блока 6. В момент появления требуемого кода на выходе этого блока формируется сигнал конца обмена, поступающий на вхол блока 8 и сообщающий процессору о завершении процесса выдачи данных из ВУ, Предлагаемая структура чтения и записи данных, передаваемых через устройства сопряжения, является наиболее харак" åðíîé для большинства

ВУ, однако не единстве»но возможной для данного устройства.

В частности, всегда независимо от использования этой функции можно записать любой код в регистр 9 или прочесть код, хранящийся в регистре

1G, не изменяя режи: ов работы устройства. Любая из внутренних управляющих функций фиксации дан»ых в регистре

5 и 10, функция выборки кода обратной связи иэ блока 7 и функция прерыва»ия может бьл ь рг эрешена или запрещена независимо от других.

Для большинства БУ, имеющих байтовый форм;-т передачи данных, обыч»ай конфигурацией устройства сопряжения является конфигурация. содержа:цая один параллельный восьмиразрядный входной регистр цля обмена дан»ыми и набор входных и «ыходных управляющих каналов, содержащий от

2 до 16 ли»ий. Г!озтому конфигурация да» ого устройства зафиксирована: регистры 4 и 9 всегда выдают данные на ВУ, а регистры 5 и 10 всегда принимают данные от ВУ. Все регистры имеют одинаковую разрядность. 3а счет программно настраиваемых блоков 6 и 7 управляющий режим работы устройства универсален.

В предлагаемом устройстве реализуется внутренняя автономная многа1129602 канальная с перекрестной коммутацией каналов функция управления.

Блок 6 англиэа входного кода обратной связи, предварительно настроенный на заданный код, позDQ ляет зафиксировать момент появления определенного фронта сигнала на одном или 1ескольких входнь|х каналах входного управляющего регистра для вырaáoòêè сигналов готовности и кода обмена. При этом независимо управляются кяк сами по.,1ярности фронтов, тяк и номера каналов.

Блок 7 формирования rьгходного кода сбратнай связи позволяет по одному из входны;. игналов выборки установит:. в регистре 9 любой (наперед за,":анньгй) код, формируя тем самым любой,равень на любом выходном управляющем канале. В результате автономно (беэ участил процессора) реализуется универсальное внутрен»ее многоканальнэе с перекрестной коммутацией каналов управление ВУ.

Блоки устройства работают следую в 5 ш:.м образом.

Элементы И ti:I 1? г-риема кома;ды за IHcH и приема команды чтения блока i предназна-:ены для приема с управгяющей шины процессора сигналов записи и чтения, обращенных к дя1.ному устройству. Дешифратор 13 слуэг;ит д 1,1 дешифрации двух линий адресной шины процессора и для управления элементами И 14-17 команд 35 записи и группой элементов И 18 команд чтения. По команде записи, обращенной к данному устройстUó, адрес, "cтанавленный на входе дешифратаря 13, открывает только адин 40 из элементов И 14-17. В результате сигнал записи с pûxîäà элеменIa

И 1 прОхадит на в1пхад тОлькО ОДНОГО из указанных элементов И, формируя талька один из внутренних сигналов

" писи. записи инфармаци 1, записи управления, записи режима или за1-иси настройки. По сигналу записи информации, снимаемому с выхода 19 блока, инфармациан-.1ь|й восьмиразрядный код с внутренней шины дописывается в реги:I ð 4. Па сигналу записи управления, снимг.емо1 у с вьгкода ?О блока, этo. код записывается в регистр 9.

Па сигналу записи режима, снимаемо- 55 му с яы ода 21 блока, значения отдельных разрядов кода, установленного на шине данных, записываются в соответствующие триггеры разрешения блоков 3, 5, 6, 7 и 10. По сигналу записи настройки, снимаемому с выхода 23 блока 1, значения четырех младших разрядов кода шины данных записываются в регистр маски блока Ь или в один из шести регистров управления блока 7. При этом старшие разряды кода шины данных используютс", для адресации этих регистров, По команде записи также независимо ат значения адреса на выходе дешифратара 13 формируется на выходе 24 блока 1 сигнал сброса триггера готовности в блоке 6. Па команде чтения, обращенной к данному устройству, на втором входе группы 18 элементов

И команд чтения появляется сигнал чтения.

Группа 18 со таит из трех элементог. И, управляемых с выхода дешифратора 13. На выходе группы 18 могут формироваться три сигнала чтения: чтения информации, чтения управления и чтечия готовности, определяамь.е тремя значениями адреса: адреса информации, адреса управления и адреса готовности соответственно.

Сигнал чтения с выхода 22 блока 1, определяемый адресам информации, управления или готовности, управляет передачей в процессор или информационного кода из регистра 44, или управляющего кода из регистра

53, или кода готовности из триггера ,2 готовности.

Группы 26 и 27 элементов И передачи управляющего кода блока 8 (фиг. 3) предназначены для передачи в процессор из BY информационного или управляющего кодов соответственна. Элемент И 28 передачи готовности предназначен для передачи в процессор cpãíàëà готовности, дормируемага внутри óñтрйоства (в блоке 6) по управляющему коду. Передачи через укаэанные элементы 26, 27 и 28 синхронизируются управляющими сигналами чтения, снимаемыми с входа

35 чтения блока 8. По сигналу чтения, определяемому адресом информации или адресом управления, восьмиразрядный информационный код, посту пающий на вход 32, или восьмиразрядный управляющий код, поступающий на вход 33, проходит через блоки

26 и 27 соответственно. Причем младшие семь разрядов информационнога

1129602

1О

40>

«> >

?О или управляющего кодов поступаю>т на группу 29 элементов ИЛИ, а стар— ший восьмой разряд поступает на элемент ИЛИ 30, на один из входов которого поступает сигнал готовности, синхронизированный на элементе

И 28 сигналом чтения, определяемым адресом гоговности. Регистр 31 передачи конца обмена предназначен для передачи » процессор сигнала конца обмена, формируемого »»утри устройстна (н блоке 6) по управляю— шему коду, передача через указанный регистр не синхронизирована.

Триггер 39 разрешения прерывания блока 3 (фиг. 4) предназначен для запоминания одноразрядного признака разрешения формирования запроса прерывания к процессору. Если три1— гер 39 находится в единичном состоянии, элемент И 38 разрешения прерывания пропускает сигнал готоннос— ти, сн:1маемый с входа 42 установки б«лака. Если этот триггер находится и нулевом состоянии, элемент И 38 закрь>т и сигнал готовности блоки— р;с.тся, .1ризнак разрешения записыва ется н триггер 39,с опоедепенного разряда шины данных. поступающего на нхо 40 кода режима, по си1 налу

»t>tÈCÈ РЕжИМа, ПОСтУПа ИЩЕМУ На»ХОД

4 за11иси кода режима, Конструкти>зло регистры 5 и 10 с

:,1 ;«1и » . 5 и 6,> выполнены идентично .

111«формацио>11>ый 44 и управляющий 53

p;. I tlc:тр >! приемника служат для при "ма и ..«.::".l! L> -«ьз Триггеры 45 и 54„ эле.-«ен сы > >1!, >!6 и 35 и элементы ИЛИ 4> и 5(> ið>!bc öè?. предназначены для упрзн—

1=»пя по си. налу готовности данных н !?егис.ррах 44 и 53 соотнетствен«о.

Пс>из»с к>1 р. зрешения фиксации аписы»аются в триггеры 45 и 54 с опре— деленных разрядов шины данных, поступа.ющих: нходь1 48 и 5?, по сигналу за;"û:cè режима, поступающему на входы 49 и 58 записи кодов режима соответственно. Единичные сигналы на выходах триггеров через соответствующие элементы ИЛИ поступают на »ходы регистров, отключая функцию фиксации. Если на выходах триггеров разрешения — нулевые сигналы, то значения сигналов на входах регистров 44 и 53 определяются сигналом готовности, подаваемым на входы 50 и 59 фикс аци«и данных саотне-,ст»ен.но. В момент перс хода сигнала гав то»ности из нулевого 3 1ачения в еди— нич:1ое на входах регистров устананлинастся нулевой сигнал, фиксирую1>ий1 данн>»е, храняющиеся в эт Ix регистрах

Г>лак 6 (фиг,. /) »кчючагт н себя память для хране»ия кода маски, регистр кода обратной связи, регистр инверсии схемы маскирования кода обратной связи„ схему фсрмирования выходного сигнала готовности II схему формирона:-ьи t »b!?.c>дного < игнала конца обмена. Босьмиразряд>ьый регистр

Ü2 маски предназначен дня хранения

»осьмиразрядного кода >к:..ки, упod» ля..>щего элементами первой 66 и второй 67 групп И маскирования.

Код в регистр записывает<-.я с шины данных, снимаемых с входа 74 да;1ных

Запись н регистр синхронизируется сигналом =>агиси настройки, поступаю— щим с входа 75. Регистр 64 кода обратной связи ltредназначен для за—

«иси восьмиразрядного кода обратной связи, поступаюшего с »х:да 73 кода обратной свя.и. Иа регистр ин-,»ерсии записывается восьмиразр,o.дный код инверсии, поступающий:о нх оду

74 данных, который с помс щью сумма > ора 65 сложе:1ия па моду ."ю дна и»в гер lipid»T необходим:»е разряды кода

Обрат»ай СВЯЗИ. СХЕГь1 МаС Киравапия выполнены на элементах И 67 и э земе»те ИН1 69 для си -»æ«>à готовности

I1 на элементах И 66 и элемснте ИЛИ 70

;:ля сигнала конца: Омена, На ньрходв:

-:лeмeнта ИЛИ 69 пропускается дизъюнкция тех 11рямь-» или инверсных значе— нии разрядo», снимаемых с входа 73, которым с,>отве--т»уют единичные з:tl

tcíItÿ разрялон код-. Màñi«I. Иа вы— хс J. е элен>е»т I И 1, > 0 11ропyc:-".а":ся

ДИ ЗЪЮНКЦ11Я т Е?: Г>РЯ .. >b!Õ IIIIII ИНЬ « .P .. НЫХ з1>ачений p. зрядон, с нимаемых с ь>;ода 73, >соторьг >ос«тнетс>»уют нуле» е !íà÷ctàÿ разрядов кода маски.

Эта схема также я»ляется схемой формирования сигнала ко»1,а обмс-lid > ак ка; lipH заданном коде осратчой связи ана формирует сиг.:ал конца обмена, поступающий на выход 79 конца обмена, Схема фармиранания выходного сигнала готовности включает в себя триггер 72 и элемент И 71 разре:>>ения готовности. Для фиксации момента появления готовности, т.е. заi9 11296 данного кода обратной связи, может быть использован стандартный триггер с синхронизирующим входом записи.

Выход элемента И 71 в этом случае должен быть подключен к синхронизи5 рующему входу триггера.

При единичном значении выходного сигнала триггера 68 сигнал с выхода элемента ИЛИ 69 проходит через элемент И 71 и запоминается в тригге — 10 ре 72, в противном случае этот сигнал блокируется и, следовательно, сигнал готовности на выходе 78 готовности блока 6 не формируется. Признак разрешения записывается в триггер

68 с определенного разряда шины данных, поступающего на вход 74 блока, по сигналу записи режима, поступающему на вход 76 записи кода режима. Триггер 72 сбрасывается по сигналу, поступающему с входа 77 сброса блока.

Блок 7 (фиг. 8) содержит память для хранения выходных кодов обратной связи (управляющих кодов, 25 передаваемых в регистр 9), схему выборки из этой памяти и схему формирования сигнала записи этих данных в регистр 9. Три пары четырехразрядных регистров 80-85 управления

30 образуют три регистра для хранения восьмиразрядных кодов управления при записи, при ч ении и по готовности соответственно. Коды в эти регистры записываются с четырех млад1ших разрядов шины данных, снимаемых

35 с входа 99 данных. При этом старшие четыре разряда шины, снимаемые с этого входа, поступают на второй вход дешифратора 90, предназначенного для указания номера регистра, в который производится запись кода. Запись в регистры синхронизируется сигналом записи настройки, поступающим с входа 100 на дешифратор.

Схема выборки данных выполнена на трех группах элементов И 86-88 и на элементах ИЛИ 89. При подаче на входы элементов И 86 — 88 сигналов выборки с входов 103 и 104 и с вы50 хода формирователя 91 на выходах

02 20 этих элем".нтов И и на выходе 105 появятся коды управления по записи, по чтению и по готовности соответственно. Причем формирователь 91 служит для формирования короткого импульса по сигналу готовности, поступающему с входа 102 выборки кода обратной связи по готовности блока.

Схема формирования сигнала записи включает в себя элемент ИЛИ 98, элементы И 95, 96 и 97 и три триггера 92, 93 и 94. При единичных значениях вьжодньж сигналов этих триггеров сигналы, поступающие с входов

103 и 104 и с выхода формирователя

91, проходят через элементы И 95, 96 и 97 и формируют на выходе элемента ИЛИ 98 и на вьжоде 106 сигнал для записи кода обратной связи в регистр 9. При нулевых значениях выходных сигналов триггеров формирование сигнала на выходе 106 блока 7 блокируется. Признаки разрешения записываются в триггеры 92, 93 и 94 с определенных разрядов шины данных, поступающих на вход 99.

В предлагаемом устройстве по сравнению с прототипом расширены функциональные возможности за счет введения схем обработки сигнала конца обмена, это расширяет область применения устройства, так как оно может теперь работать с BY, выдающими после окончания обмена сигнал конца обмена, в частности, со всей периферией ЕС 3ВМ. Кроме того, устройство позволяет увеличить пропускную способность по сравнению с прототипом, поскольку после приема последней посылки процессору не кадо терять времени на выдачу запроса в ВУ и ожидание определенного для каждого конкретного ВУ кванта времени до получения сигнала готовности, чтобы, не получив его, процессор отключился от работы с данным BY.

В предлагаемом варианте процессор сразу отключается от ВУ, получив после последней посылки из устройства ввода-вывода сигнал конца обмена.

1129602

1129h02

) 129602

Составитель С.Пестмал

Редактор M.Ïåòðoâà Техред JI.Êîöèáíÿê

Корректор М.Леонтюк

Заказ 9453/38

Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул . Проектная, 4