Запоминающее устройство с исправлением ошибок

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С . ИСПРАВЛЕНИЕМ ОШИБОК, содержащее накопитель , первый и второй регистры, первый блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-ИЛИ, блок декодирования , блок управления, причем информационный вход накопителя соединен с одними выходами первого регистра, выходы накопителя подключены к информационным входам первого,и второго регистров, выходы второго регистра и другие выходы первого регистра соединены с входами первого блока элементов ИСЮЮЧАЩЕЕ ИЛИ, выходы которого подключены к одним входам элемента И-ШШ, выход которого соединен с первым входом блока управления , второй, третий и четвертый . входы которого являются управляющими входами устройства, первый, второй и третий выходы блока управления подключены соответственно к управляющим входам накопителя и первого, и второго регистров, четвертый выход блока управления является контрольным выходом устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены коммутатор, второй блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор , элемент ИЛИ, третий регистр, причем информационные входы коммутатора соединены с выходами второго регистра и да|угими выходами первого регистра, пятый и шестой выходы (Л блока управления подключены к управляющим входам коммутатора, выходы которого соединены с входами блока декодирования, выходы которого подключены к входам дешифратора и элемента ИЛИ, выход которого соединен с пятым входом блока управления, э со выходы коммутатора и дешифратора соединены с входами второго блока Эд элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которого подключены к информацион о ным входам третьего регистра, вы ходы которого являются информационными выходами устройства, управляющий вход третьего регистра подключен к седьмому выходу блока управления, выходы дешифратора соединены с другими входами элемента И-ИЛИ.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) ф(5)) С 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО делАм изОБРетений и 0fíÐüïèé

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3662564/24-24 (22) 16.11.83 (46) 07.07.85..Бюл. Р 1 (72) И.А.Дичка, И.П.Дробязко, В.И.Корнейчук, М.Н.Орлова и В.Я.Юрчи" шин ° (71) Киевский ордена Ленина политехнический институт им. 50-летия . . Великой Октябрьской социалистической революции (53) 681.327.6(088.8) (56) 1. Авторское свидетельство СССР

Ф 964737, кл. С 11 С 29/00, 1982.

2. Авторское свидетельство СССР

Р 855730, кл. С 11 С 11/00, 1981 (прототип). (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

ИСПРАВЛЕНИЕМ ОШИБОК, содержащее накопитель, первый и второй регистры, первый блок элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, элемент И-ИЛИ, блок декодирования, блок управления, причем информационный вход накопителя соединен с рдними выходами первого регистра, выходы накопителя подключены к информационным входам первого.и второго регистров, выходы второго регистра и другие выходы первого регистра соединены с входами первого блока элементов ИСКЛОЧАЮЩЕЕ ИЛИ, выходы которого подключены к одним входам элемента И-ИЛИ, выход которого соединен с первым входом блока управ. ления, второй, третий и четвертый б входы которого являются управляющими входами устройства, первый, второй и третий выходы блока управления подключены соответственно к управляющим входам накопителя и первого, и второго регистров, четвертый выход блока управления является контрольным выходом устройства, о т л и ч аю щ е е с я тем, что, с целью повышения надежности устройства, в него введены коммутатор, второй блок элементов ИСКЛЮЧАКЩЕЕ ИЛИ, дешифратор, элемент ИЛИ, третий регистр, причем информационные входы коммутатора соединены с выходами второго регистра и другими выходами первого регистра, пятый и шестой выходы .блока управления подключены к управляющим входам коммутатора, выходы которого соединены с входами блока декодирования, выходы которого под.ключены к входам дешифратора и элемента ИЛИ, выход которого соединен с пятым входом блока управления, выходы коммутатора и дешифратора соединены с входами второго блока элементов ИСКЛЮЧАКЩЕЕ ИЛИ, выходы которого подключены к информационным входам третьего регистра, вы" ходы которого являются информационными выходами устройства, управляющий вход третьего регистра подключен к седьмому выходу блока управления, выходы дешифратора соединены с други ми входами элемента И-ИЛИ, 1133б24

Изобретение относится к вычислительной технике и может быть использовано при создании высоконадежных запоминающих устройств и систем, выполненных на функциональных узлах 5 с большой степенью интеграции.

Известно запоминающее устройство с самоконтролем, содержащее накопитель, регистры адреса прямого. и обратного кодов, блок кодирования- 10 декодирования, схему сравнения, счетчик, распределитель и буферный регистр (1) .

Недостатками данного запоминающего устройства являются большие аппа- 15 ратурные затраты на реализацию счетчика и распределителя сигналов, что снижает надежность устройства, и, кроме того, для исправления обнаруженных ошибок необходимо дополни" 20 тельное время на перебор всех возмож" ных комбинаций и проверку правильности каждого из наборов, что снижает быстродействие системы в целом.

Наиболее близким по технической 25 сущности к изобретению является запоминающее устройство, содержащее накопитель, подключенный к входам регистров прямого и обратного кодов, выходы которых подключены к блоку обнаружения отказавших разрядов, корректирующее устройство, вход которого соединен с выходом регист-. ра прямого кода, первый информационный выход — с блоком элементов И, второй информационный выход — со схемой равенства кодов, к второму входу которой подключен выход блока обнаружения отказавших разрядов, и блок управления )2) .

Недостатком известного устройства является низкая корректирующая способность применяемого кода.

Цель изобретения " повышение надежности запоминающего устройства.

Указанная цель достигается тем, что в запоминающее устройство с исправлением ошибок, содержащее накопитель, первый и второй регистры, первый блок элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, элемент И-ИЛИ, блок декодирования, блок управления, причем информационный вход накопителя соединен с одними выходами первого регист ра, выходы накопителя подключены к информационным входам первого и 55 второго регистров, выходы второго регистра и другие выходы первого регистра соединены с входами первого блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ выходы которого подключены к однйм входам элемента И-ИЛИ, выход которого соединен с первым входом блока ,управления, второй, третий и четвертый входы которого являются управляющими входами устройства, первый, второй и третий выходы блока управления подключены соответственно к управляющим входам накопителя и первого, и второго регистров, четвертый выход блока управления является контрольным выходом устройства, введены коммутатор, второй блок элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, элемент

ИЛИ, третий регистр, причем .информационные входы коммутатора соединены с выходами второго регистра и другими выходами первого регистра, пятый и шестой выходы блока управления подключены к управляющим входам коммутатора, выходы которого соединены с входами блока декодирования, выходы которого подключены к входам дешифратора и элемента ИЛИ, выход которого соединен с пятым входом блока управления, выходы коммутатора и дешифратора соединены с входами второго блока элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, выходы которого подключены к информационным входам третьего регистра, выходы которого являются информационными выходами устройства, управляющий вход третьего регистра подключен к седьмому выходу блока управления, выходы дешифратора соединены с другими входами элемента ИИЛИ.

На фиг. 1 приведена структурная схема предлагаемого запоминающего устройства; на фиг. 2 - пример реализации блока управления; на фиг. 3— блок декодирования.

Запоминающее устройство содержит накопитель 1, выход которого подключен к информационным входам регистров прямогo(PIIK)2 и обратного (P0K) 3 кодов. Инверсные выходы регистра 2 связаны с информационными входами накопителя, а прямые выходы

РПК 2 и инверсные выходы РОК 3 соединены с входами коммутатора 4, построенного на элементах И-ИЛИ, и с входами блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5. Выходы коммутатора подключены к входам блока 6 декодирования и к первым входам блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7, выходы которого соединены с информационны624

1133

3 ми входами выходного регистра 8, выходы последнего являются информационными выходами 9 запоминающего устройства. Выходы блока 6 декодирования связаны с. входами элемента 5

ИЛИ 10 и входами дешифратора 11, выходы которого подключены к вторым входам блока 7 и к первым входам элемента И-ИЛИ 12 с вторыми входами которого соединены выходы 10 блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.

Выходы элементов ИЛИ 10 и И-ИЛИ

12 связаны с входами блока 13 управления, выходы которого подклюЧены к управляющим входам регистров

1 прямого 2, обратного 3. кодов, выходного регистра 8, а также к управляющим входам накопителя 1 и коммутатора 4.

Каждый из регистров устройства представляет собой группу П -триггеров. Например, в регистре 2 входыП всех триггеров соединены с выходами накепителя l, прямые выходы триггеров подведены к входам блока 4, а инверсные — к входам накопителя 1.

Синхровходы С всех триггеров соединены межцу собой и подключены к одному из выходов блока управления.

Пример реализации блока 13 управления приведен на фиг. 2. В его состав входят JK -триггеры 14,RG— триггер 15, дешифратор )6, элементы

И 17, ИЛИ 18, а также И-ИЛИ 19.

После подачи питания исходное состояние блока управления устанавливается по сигналу "Сброс", устанавливающему все Jk -триггеры в нулевое состояние, а работа блока управления начинается подачей сигнала "Пуск", поступающего по входу 20. Блок управления имеет вход 21 сигнала "Сброс" и вход

22, по которому поступают сигналы от источника тактового питания. По выходу 23 блока управления выдается сигнал "Неисправимая ошибка".

Реализация блока декодирования зависит от корректирующего кода, применяемого в запоминающем устройст ве. Для использования кода Хэмминга блок декодирования. легко построить с цомощью сумматоров по модулю два, иа входы которых поступают значения разрядов кодового слова, входящих в данную контролируемую группу. Блок декодирования (фиг. 3) содержит три

4-входовых сумматора 24 по модулю два, входы которых соединены с выходами коммутатора 4, а выходы связаны

55 с входами соответствующих элементов

НЕ 25, выходы которых подключены к входам схемы ИЛИ 10 и дешифратора

11, разряды 26 контрольного кода, и разряды 27 считываемого слова.

Запоминающее устройство работает следующим образом.

В накопителе хранится слово, закодированное применяеьяам помехоустойчивым кодом. При считывании из выбранной ячейки накопителя блок управления вырабатывает управляющий сигнал, разрешающий прием кодового слова на РПК 2. Затем блок 13 управления вырабатывает сигнал, по которому содержимое регистра 2 передается через коммутатор 4 в блок 6 декодирования, в котором вычисляются значения проверочных соотношений.

Если все проверочные соотношения равны нулю(значит считанное из накопителя слово не содержит ошибок}, то по сигналу с выхода элемента ИЛИ

10 блок управления разрешает прием слова на выходной регистр 8. Одновременно этот разрешающий сигнал выдается потребителю и разрешает считывание информации с выходов

9 регистра 8. Если хотя бы одно проверочное соотношение отлично от нуля(т.е. декодируемое слово содержит ошибку), то сигнал на выходе элемен|а ИЛИ 10 приводит к выдаче блоком управления последовательности управляющих сигналов.на выполнение следующих действий. Блок управления вырабатывает сигнал, поступающий на управляющий вход накопителя 1, по которому содержимое регистра прямого кода через инверсные выходы записывается в ту же ячейку накопителя, а затем считывается и принимается на РОК 3.

Таким образом, в этих двух регистрах находятся прямой и обратный коды считываемого слова. Эти коды с прямых выходов регистра 2 и инверсных выходов регистра 3 поступают в блок 5, состоящий из элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, в котором по несовпадению разрядов поступивших кодов определяется множество номеров отказавших разрядов. На выходах блока 5 присутствуют "1" на тех позициях, которые соответствуют номерам отказавших разрядов ячейки накопителя.

Одновременно с этим производится дешифрирование вычисленных для со1133624 держимого регистра прямого кода проверочных соотношений.

Единичные сигналы на выходах дешифратора 11 соответствуют номерам предполагаемых ошибочных разрядов. 5

Информация с выходов коммутатора 4 передается в блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.7, в котором предполагае. мые ошибочные разряды исправляются

{инвертируются те разряды, для кото 10 рых на соответствующих выходах дешифратора присутствуют "!"), и слово поступает на информационные входы выходного регистра 8. Одновременно с этим одноименные разряды 15 кодов с выходов дешифратора и блока обнаружения отказавших разрядов поступают на соответствующие входы элемента И-ИЛИ 12. На выходе элемента И-ИЛИ появляется единичный сигнал gp только в том случае, если хотя бы в одной паре одноименных разрядов кодов, поступающих с дешифратора

11 и блока 5, содержатся единицы.

Появление на выходе элемента 12 единичного сигнала означает, что множество номеров подлежащих коррекции разрядов попадает в множество номеров отказавших разрядов. При этом блок управления вырабатывает сигнал, разрешающий прием исправленного слова на регистр 8 и считывание с его выходов 9.

Если на выходе элемента И-ИЛИ 12 появи гся нулевой сигнал, значит множество номеров подлежащих коррекции

35 разрядов, определенных при декодировании прямого кода не попадает в множество отказавших разрядов. В этом случае блок управления вырабаты40 вает сигнал, поступающий на управляющие входы коммутатора 4 и разрешающий передачу через него инверсного содержимого РОК 3(т.е. прямой код). Это кодовое слово поступает в блок декодирования и на одни из входов блока

7. В блоке б декодирования производится декодирование аналогично первому случаю. Если все вычисленные проверочные соотношения равны нулю (это возможно в случае, если Г кратный отказ вызвал г -кратную ошибку), то блок управления разрешает прием слова в регистр 8 и считывание с его выходов 9. В противном случае в блоке 7 производится кор- 5 рекция предполагаемых ошибочных разрядов номера которых определил

1 дешифратор ll, и слово поступает на информационные входы регистра 8, а также проверяется попадание мно- . жества подлежащих коррекции разрядов, определенных при декодировании инверсного содержимого регистра. 3 в множество отказавших разрядов. В случае появления единичного сигнала на выходе элемента И-ИЛИ 12(что свидетельствует о наличии такого попадания), блок 13 управления разрешает запись слова в регистр 8 и считывание из него. При наличии нулевого сигнала на выходе элемента 12 блок управления сигнализирует о том, что обнаруженные ошибки исправить нельзя, формируя на выходе 23 сигнал

" 1еисправимая ошибка".

Рассмотрим работу предлагаемого запоминающего устройства при использовании кода Хэмминга, исправляющего одну ошибку. Пусть в некоторую ячейку было записано слово

0 1 1 1 1 0 1

1234567.

На позициях 1,2 и 4 — значения контрольных разрядов. Пусть разряды

2,3 и 5 отказали, причем 2 и 3 разряды дают постоянно "0", а 5 разряд

tt1ll

Тогда при чтении слова на РПК получим

0001101, т.е. слово содержит 2 ошибки. При его декодировании определяют, что ошибка находится в первом разряде (О 0 1), =(1) 10 °

После записи обратного кода содержи. мого ПРК считывания на регистре обратного кода получим код

1 1000110.

Содержимое РПК и POK поступает в блок 5, который определит, что прямой и обратный коды совпадают в разрядах 2,3 и 5. Эти разряды образуют множество номеров отказавших разрядов.

Элемент И-ИЛИ 12 определяет, что номер jlj"ошибочного разряда", определенный при декодировании содержимого РПК, не совпадает ни с одним из элементов множества номеров отказавших разрядов. Поэтому производится декодирование инверсного значения содержимого POK т.е.

01 1 1001, по с туп ающе го в блок де кодиров ания .

При декодировании слова определяют, что ошибка находится в 5 разряде (1 0 14=(51 о °

7 II336 В данном случае номер Яошибочного раерада попадает а пеоаеотео(2,3,5) номеров отказавших разрядов, поэтому блок управления разрешает выдачу скорректированного слова с выходного регистра 8 на выходы 9: 0;! 1 1 0 1..

24 8

Таким образом, в предлагаемом sanoминающем устройстве с исправлением оши.бок: увеличиваются обнаруиивающне и корректирующие способности применяемых корректирующих кодов,а следовательнор повышается надевность устройства.

1133624 GOD "Па е р, ущрород, ул. Проектная, 4

ВНИИПИ

Тираз 583

Заказ 9954/41

Подиисное