Оперативное запоминающее устройство с контролем по хэммингу

 

1. ОПЕРАТИВНОЕ ЗАПОМИНА1СЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ ПО ХЭММИНГУ, содержащее первый накопитель данных, контрольный накопитель , регистр адреса, регистр данных, блок управления и блок контроля по Хэммингу, причем выход регистра адреса подключен к адресным входам накопителей, а вход является адресным входом устройства одни из выходов блока управления подключены к управляющим входам накопителей, а один из входов является управляющим входом устройства, выход контрольного -накопителя соединен с одним из входов блока контроляпо Хэммингу, один из выходов которого соединен с информационным входом контрольного накопителя, отлич ающе е ся тем, что, . с целью повьшения быстродействия и увеличения эффективной емкости устройства , в него введены второй накопитель данных, накопитель команд, блоки местного управление и коммутаторы , входы которых подключены соответственно к другому выходу блока упраштения, выходу регистра данных, гыходам первого накопителя данных и информационному входу . устройства, а выходы соединены с информационными входами первого накопителя данных и другими входами блока контроля по Хэммингу, выходы которого подключены к одним из входов накопителя команд и второго накопителя данных, другие входы которых соединены с выходами первого и -второго блоков местного управ ления упрааляюпф1е и дресные входы крторых подключены соответственно к адресному и управляющему входам устройства, другой выход блока управления соединен с адресным входом устройства, выходы блока контроля по Хэммингу и вь1ходы и входы накопителя команд и второго накопиI теля данных соединены соответствен но с информационными вькодом и вхо- , дом устройства. 2. Устройство по п.1, о т л ич ающе ее я тем, что каждый блок местного управления содержит первый и второй дополнительные регистры адреса, блок сравнения,элемент ИЛИ, элемент И, элемент задержки , дополнительный коммутатор и элементы И-НЕ с первого по пятый, причем первые входы элементов И-НЕ с первого по четвертьй и вход элемента задержки подключены к выходу элемента ИЛИ, входы которого соединены с одними из входов блока сравнения , другой выход которого соединен с первыми входами второго до .полнительного регистра адреса, пятого элемента И-НЕ и дополнительного коммутатора, второй вход которого подключен к выходу второгодополнительного регистра адреса, выход эле

СОЮЗ СОВЕТСНИХ

ОЗЮЦИ

РЕСПУЬЛИН

/ Эр, Q

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ, СВИДЕТЕЛЬСТВУ

4к,, r

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OYHPbfTHA (21) 3540227/24-24 (22) 11.01.83 (46) 30.11.84. Вюл. и - 44 (72). В.П. Денисенко, А.Н. Долголенко, А. Г. Засыпкин и В.Д. Трунов (53) 681.327 (088.8) (56) 1. "Электроника", 1980, В 1, с. 79-86.

2. HewIett-Packard JournaI".

1976, Ф 12,р..8-13.(прототип). (54)(57) 1. ОПЕРАТИВНОЕ ЗАПОИИНАИ° ЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ ПО

ХЭМИИНГУ, содержащее первый накопитель. данных, контрольный накопитель, регистр адреса, регистр данных, блок управления и блок контроля цо Хэммингу, причем выход регистра адреса подключен к адресньк входам накопителей, а вход является адресным входом устройства . одни из выходов блока управления подключены к управляюп лм входам накопителей, а один из входов является управляющим входом устройства, выход контрольного накопителя соединен с одним из входов блока контроля по Хэммингу, один из выходов которого соединен с информационным входом контрольного накопителя, о т л и ч а ю щ е е с я тем, что, с целью повьипения быстродействия и увеличения эффективной емкости устройства, в него. введены второй накопитель данных, накопитель команд, блоки местного управления и коммутаторы, входы которых подключены соответственно к другому выходу блока управления, выходу регистра данных, выходам первого накопителя данных и информационному входу

SU„„1127011 A

° устройства, а выходы соединены с информационными входами первого накопителя данных и другими входами блока контроля по Хэммингу, выходы которого подключены к одним из входов накопителя команд и второго накопителя данных, другие входы . которых соединены с выходами первого и второго блоков местного управления, управляющие и адресные входы которых подключены соответственно к адресиому и управляющему входам устройства, другой. выход блока управления соединен с адресным вхо- дом устройства, выходы блока контроля по Хэммингу и выходы и входы накопителя команд и второго накопи теля данных соединены соответствен но с информационными выходом и вхо-, дом устройства.

2. Устройство по п.1, о т л и- ч а ю щ е.е с я тем, что каждый блок местного управления содержит первый и второй дополнительные регистры адреса, блок сравнения,элемент ИЛИ, элемент И, элемент задержки, дополнительный коммутатор и элементы И-НЕ с первого.по пятый, причем первые входы элементов И-НЕ с первого по четвертый и вход элемента задержки подключены к выходу элемента ИЛИ, входы которого соединены с одними из входов блока сравнения, другой выход которого соединен с первыми входами второго до.полнительного регистра адреса, пятого элемента И-НЕ и дополнительного коммутатора, второй вход которого подключен к выходу второго дополнительного регистра адреса, выход эле»

1127011 мента задержки соединен с первым входом блока сравнения, вторые входы элементов И-НЕ, элемента И, блока сравнения и дополнительных регистров адреса и третий вход дополнительноИзобретение относится к цифровой вычислительной технике и может быть использовано при построении оперативных запоминающих устройств высокопроизводительных электронных 5 вычислительных машин.

Известно оперативное запоминающее устройство (ОЗУ) для микроком.пьютера с обнаружением и исправлением ошибок с использованием кода Хэм- t0 минга, содержащее информационный накопитель, накопитель контрольных разрядов, схемы управления накопите- . лем, схемы контроля по Хэммингу, индикаторы состояния ошибок, управляющие и информационные шины, входной и выходной буферы данных 11.

Однако в известном устройстве отсутствует возможность чтения или записи одновременно нескольких слов 20 из памяти, что предопределяет его невысокое быстродействие.

Наиболее близким техническим решением к изобретению является оперативное запоминающее устройство с кон- 25 тролем по Хэммингу, состоящее из четырех цолупроводниковых информационных накопителей, четырех накопитеI лей контрольных разрядов соединенной с н" и схе вьгбора накопителями ге 30 нератора кодов Хэмминга и дешифратора, подключенных к схемам ИСКЛЮЧАЮЩЕЕ ИЛИ, регистров адреса и данных, соединенных с накопителями 52)

Данное устройство позволяет исправлять однократную ошибку и определять возникновение двойной ошибки в информационном слове за один цикл обращения к памяти, а также считывать или записывать информацию, поступающую как от процессора,так и от канала прямого доступа к памяти в любой из четырех накопителей, за один цикл обращения к памяти.

Недостаток -указанного ОЗУ обусловлен невысоким быстродействием

ro коммутатора являются одними из входов блока, выходами которого являются выходы дополнительного коммутатора и элементов И-НЕ и другие входы блока.

l (выбор из памяти не более одного слова за один цикл обращения к памяти) и большим объемом памяти, предназначенным для хранения контрольных разрядов (31X от общего объема памяти).

Цель изобретения — повышение быстродействия ОЗУ, а также увеличение его эффективной емкости за счет уменьшения объема памяти, предназначенной для хранения контрольных разрядов.

Поставленная цель достигается тем,: что .в оперативное запоминающее устройство с контролем по Хэммингу, содержащее первый накопитель данных, контрольный накопитель, регистр адреса, регистр данных, блок управления и блок контроля по

Хэммингу, причем выход регистра адреса подключен к адресным входам накопителей,а вход является адресным входом устройства, один из выходов блока управления подключены к управляющим входам накопителей,а . один из входов является управляющим входом устройства, выход контрольного накопителя соединен с одним из входов блока контроля но Хэммингу, один из выходов которого соединен с информационным входом контрольного накопителя, введены второй накопитель данных, накопитель, команд, блоки местного управления и коммутаторы, входы которых подключены соответственно к другому выходу блока управления, выходу .регистра данных, выходам первого накопителя данных и информационному входу устройства,а выходы соединены с информационными входами первого накопителя данных и другими входами блока контроля по, Хэммингу, выходы которого подключены к одним из входов накопителя команд и второго накопителя данных, другие входы которых соединены с выходами

3 1127 первого и второго блоков местного управления, управляющие и адресные входы которых подключены соответственно к адресному и управляющему входам устройства, другой выход блока управления соединен с адресным входом устройства, выходы блока контроля по Хэммингу и выходы и . входы накопителя команд и второго накопителя дан .ых соединены соответ-..10 ственйо с информационными выходом и входом устройства., Кроме того, каждый блок местного . управления содержит первый и второй дополнительные регистры адреса, блок "сравнения, элемент ИЛИ, элемент И, элемент задержки, дополнительный .коммутатор и элементы И-НЕ с первого по пятый, причем первые входы элементов И-НЕ с первого по четвертый и вход элемента задержки подключены

-к выходу элемейта ИЛИ, входы которого соединены с одними из выходов блока сравнения, другой выход которого соединен с первыми входами второго дополнительного регистра адреса, пятого элемента И-НЕ и дополнительного коммутатора, второй вход которого подключен к выходу второго дополнительного регистра адреса,. выход элемента задержки соединен с первим входом элемента И, выход которого подклеен к первому входу первого регистра адреса, выход которого сое.динен с первым входом блока сравнения,. вторые входы элементов И-НЕ, элемента И, блока сравнения и дополнительных регистров адреса и третий вход дополнительного коммутатора являются одними из входов блока вы40 ходами:которого являются выходы дополнительного коммутатора и элемен,тов И-НЕ и другие входы блока.

На фиг.1.изображена структурная схема предлагаемого оперативного запоминающего устройства; на фиг.2— то-же, блока управления; на фиг.3— то же, блока местного управления; на фиг.4 - то же, блока контроля

;по Хэммингу; на фиг.5 — принципы

50 размещения информации в обычной памяти и в памяти, например, с четырехкратным расслоением адресов.

ОЗУ с контролем по Хэммингу содержит (фиг.1) 64-разрядный первый наконитель 1 данных, накопитель 2. команд;-являющийся сверхоперативным запоминающим устройством (СОЗУ),вто

011 4 рой накопитель 3 данных, также представляющий СОЗУ, первый блок 4 местного управления, блок 5 управления, регистр. 6 адреса, регистр 7 данных, блок 8 контроля по Хзммингу; комму.таторы 9-12, второй блок 13 мест. ного управления, 7-разрядный контрольный накопитель 14.

Блок 5 управления содержит ,(фиг.2) синхронизагор. 15, который может быть выполнен на.микросхеме

556РТ5 или 556РТ3, элемент НЕ 16, :элемент И 17, элемент 18 задержки и элемент И 19 и элемент И 20, имеющий выход 21.

Каждый .блок 4 или .13 местного управления содержит (фиг.3) первый дополнительный регистр 22.адреса, блок 23 сравнения, элемент 24 задержки, элемент ИЛИ 25,. второй дополнительный регистр 26 адреса, элементы И"НЕ 27-31 с первого по пятый и дополнительный коммутатор

32,, элемент И 33.

Блок 8 контроля .по Хэммингу содержит (фиг.4) блоки 34-40 свертки по модулю два, элементы НЕРАВНОЗНАЧ-.

НОСТЬ 41-47, дешифратор 48 и груп- . пу 49 элементов НЕРАВНОЗНАЧНОСТЬ

49о-496,.

Предлагаемое устройство может работать в режимах: чтение команд из запоминающего устройсгва, чтение данных из запоминающего устройства, запись данных в за оминающее устройство, запись информации в память . но каналу прямого доступа. в. память (в этом режиме информация поступает иэ. внешнего устройства и записывает. ся в.накопитель блоками по четыре.

16-разрядных слоьа) ; чтение информации из памяти по каналу прямого. доступа к памяти.

В режиме чтечия команд из запоминающего устройства коман- ды и данные,. обарабатываемые процессором, имеют ширину 16 разрядов (фиг.5и,6) ° При чтении команд из памяти адрес

= Ар. .......Ад, находящийся в регистре номера команды центрального процессора (не показан), поступает по адресному входу в блоки 4 и 13, а старший разряд адреса А ........А поступает в регистр 6 адреса. Одно-. временно с адресом в блоки 4 и 5 поступае: управляющий сигнал Чте:ние команды"..

1127011

С выходов блоков 34-40 семь раз-! рядов Нр-Н поступают на первые входы первых семи элементов НЕРАВНОЗНАЧНОСТЬ.40-46, на вторые входы которых поступают семь контрольных разрядов Н -Н с выхода накопителя 14. На выходах элементов 4046 формируется код ошибки (если она есть) Рр-Р, поступающий на входы 35 .дешифратора «48. При этом, если

P -P«, = О, то ошибка при чтении отсутствовала. Если же Р -Р Ф О, то это свидетельствует о наличии

Управляющий сигнал "Чтение команды" порождает сигнал "Чтение ОЗУ", который поступает в накопитель 1, где начинается цикл чтения из памяти, по адресу . i = А ......А,„, на- 5 ходящемуся в регистре Б. Кроме того, он поступает на синхронизатор 15, с выхода которого сигналы поступают на входы коммутаторов 9-12, подключая выходы накопителя 1 на выход этих коммутаторов.

По окончании цикла чтения четыре информационных атова по -16 разрядов каждое (фиг.5 6),считанные по адресу А ....А„, находящемуся в регист: ре 6, с выходов накопителя 1 через коммутаторы 9-12 поступают на.одни входы блока 8 контроля по Хэммингу.

Смесь контрольных разрядов с выхода накопителя 14 поступают на другие входы блока 8 контроля по Хэммингу, В этом блоке информационные pasряды 0 -0 поступают на семь блоков 34-40, каждый из которых выпол-, няет свертку (сумму по модулю два). ошибки. При этом сигнал с выхода де шифратора 48, соответствующий ошибочному разряду, становится равным

"единице" и поступает на первый вход соответствующего элемента НЕ-РАВНОЗНАЧНОСТЬ 49о-49es на второй вход которого подан ошибочный информационный разряд. На выходе этого элемента ошибочный разряд инвертируется, т.е. исправляется.

С выходов элементов НЕРАВНОЗНАЧ НОСТЬ 49р-49е скорректированная информация поступает в накопитель 2.

Далее осуществляется чтение команды иэ накопителя 2.

В режиме чтения данных из запоминающего устройства чтение данных из памяти происходит аналогично чтению команд, за исключением .того, что из процессора совместно с адресом чтения поступает управляющий сигнал "чтение данных".

В режиме записи данных в устрой ство из процессора по информационному входу поступает 16-разрядное информационное слово, которое запи.сывается в регистр 7 данных. Одновременно с ним по. адресному входу поступает в регистр 6 адреса старший разряд адреса A>-A» а два младщих разряда адреса Ар,А „ поступают в блок 5 управления .Кроме того, по управляющему входу в блок 5 посту-, пает сигнал "Запись данных".

Технико-экономическое преимущест.— во предлагаемого устройства заключается в повышенном его быстродействии

1 и уменьшении количества контрольных разрядов памяти.

1127011

1127011

1l270ll

1127011 а) РазтщВкце УИЦ)Ориации 8 обычндй

/ПР07жи

1L iL+4

6) Рнемещемче нчашямеччн е яамятн е четняе»кратиыи чередобаниек адресЯ

Фю,5

Составитель В. Рудаков

Техред Т.Дубинчак Корректор 0 . Тигор

Редактор M. Келемеш

Тираж 574 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 8747/40

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Хамтрачнык исоряда3 ь ъ|а

М С Ф