Динамическое запоминающее устройство с коррекцией ошибок

 

1, ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ . УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее накопитель, регистр адреса , счетчик, дешифратор, первый коммутатор , одни выходы которого соединены с первым входом накопителя, другие - с входом дешифратора, выходкоторого подключен к второму входу накопителя, первый вход первого коммутатора соединен с выходом регистра адреса, вход которого является адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, о т л ич а ю щ е е ,с я тем, что, с целью повьш1ения надежности устройства, в него введены формирователь корректирующих сигналов, регистр регенера-. ции, второй коммутатор, блок коррекции , блок управления, причем первый вход второго коммутатора соединен с выходом формирователя корректирующих сигналов, вход которого является информационным входом устройства, выход регистра регенерации соединен с вторым входом второго коммутатора, выход которого подключен к третьему входу накопителя, выход которого соединен с входом блока коррекции, один вход которого подключен к входу регистра регенерации и является информационным выходом устройства, а другой выход - к одному входу блока управления, первый и второй выходы которого соединены с третьим и четвертым входами накопителя, третий выход блока управления подключен к входу счетчика и третьим входам коммутаторов, другие входы блока управления являются управляющими входами устройства. 2. Устройство по п. 1, о т л ичающееся тем, что блок управления содержит регистр сдвига, элементы И, элементы ИЛИ, триггер, первый выход регистра сдвига соединен с вторыми входами триггера, пер (Л вого и третьего элементов И и является третьим выходом блока управления , второй выход регистра сдвига соединен с первым входом второго элемента ИЛИ, третий выход регистра сдвига соединен с первым входом второго элемента И, второй вход которого соединен с выходом триггера, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И и второму входу второго элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ являются соответственно первым и вторым выходами блока управления, третий вход первого элемента И соединен с первым входом третьего элемента И и вторым входом регистра сдвиг а, первый вход три1ггера ,первый вход регистра сдвига,первый и третий входы первого элемента И являются входами блока управления .

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПЬБЛИН аа (11) 4 Ш С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМЪ СВИДЕТЕЛЬСТВУ гбсьда ственный комитет СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

1 (21) 3663287/24-24. (22) 17.11.83 (46) 07. 01. 85. Бюл. Ф 1 (72) Н.Ф.Сазонов, В.И.Титов, Е.А.Воронин и Н.А.Юматов (53) 681.327.6(088.8) (56) 1. Журнал Data Report, 1976, 11, Ф 11, с. 5-6.

2. Авторское свидетельство СССР

Р 760194, кл. G 11 С 29/00, 1980 (прототип). (54)(57) 1. ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ . УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее накопитель, регистр адреса, счетчик, дешифратор, первый коммутатор, одни выходы которого соединены с первым входом накопителя, другие — с входом дешифратора, выходкоторого подключен к второму входу накопителя, первый вход первого коммутатора соединен с выходом регистра адреса, вход которого является адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, о т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены формирователь корректирующих сигналов, регистр регенерации, второй коммутатор, блок коррекции, блок управления, причем первый вход второго коммутатора соединен с выходом формирователя корректирующих сигналов, вход которого является информационным входом устройства, выход регистра регенерации соединен с вторым входом второго коммутатора, выход которого подключен к третьему входу накопителя, выход которого соединен с входом блока коррекции, один вход которого подключен к входу регистра регенерации и является информационным выходом устройства, а другой выход — к одному входу блока управления, первый и второй выходы которого соединены с третьим и четвертым входами накопителя, третий выход блока управления подключен к входу счетчика и третьим входам коммутаторов, другие входы блока управления являются управляющими входами устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит регистр сдвига, элементы И, элементы ИЛИ, триггер, первый выход регистра сдвига соеди- Я нен с вторыми входами триггера, первого и третьего элементов И и является третьим выходом блока управле" ния, второй выход регистра сдвига соединен с первым входом второго элемента ИЛИ, третий выход регистра сдвига соединен с первым входом второго элемента И, второй вход кото. рого соединен с выходом триггера, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И и второму входу второго элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, выходы первого. и второго элементов ИЛИ являются соответственно первым и вторым выходами блока управления, третий вход первого элемента И соединен с первым входом третьего элемента И и вторым входом регистра сдвига, первый вход три1 гера, первый вход регистра сдвига, пе рвый и третий входы первого элемента И являются входами блока управления .!

133б25

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам(ЗУ), BbiiioJiненным на полупроводниковых динамических элементах. 5

Известны ЗУ, содержащие полупроводниковые динамические блоки памяти, схему контроля, регистр адреса, счетчик,дешифреторы и тенеретор Ц .

Недостатком устройства является 1б отсутствие исправления. ошибок, возникающих при хранения информации в памяти, и, вследствие этого, высокая надежность работы устройства.

Наиболее близким к изобретению является динамическое ЗУ с самоконтролем, содержащее накопители на полупроводниковых динамических элементах памяти, информационные входы и выходы которых через регистр числа соединены с числовыми шинами и входом блока контроля, входы выборки накопителей соединены с вь1ходами дешифратора, входы которого через дополнительный селектор связаны с выходами дополнительного счетчика и одними выходами регистра адреса, входы обращения — регенерации через основной селектор — с выходами основного счетчика и другими выходами регистра адреса, входы которого соединены с адресными шинами, тактовый генера- тор, первые выходы которого соединены со стробирующим входом дешифратора и входом дешифратора и входом

35 режима накопителей, вторые — с управ-"5 ляющими входами основного и дополнительного селекторов, и счетным входом основного счетчика, а вход такто-. вого генератора соединен с входноч управляющей шиной, счетный вход дополнительного счетчика соединен с выходом переноса основного счетчика )2) .

Однако в известном устройстве происходит лишь обнаружение самого

45 факта появления ошибок, возникающих в процессе работы я не предусмотрено исправление ошибок аппаратным способом.

Цель изобретения - повышенче надежности устройства путем совмещения регенерации информации, которая в памяти динамического типа производится непрерывно, со считыванием., контролем и исправлением информации. 55

Поставленная цель достигается тем, что в динамическое "àïîìèèàþùåå устройство с коррекциеч ошибок, содержащее накопитель, регистр адреса, счетчик, дешифратор, первый коммутатор, одни выходы которого с;единены с первым входом накопителя, другие— с входом дешифратора,,: выход которого подключен к второму входу накопителя, первый вход первого коммутатора соединен с выходом регистра адреса, вход которого является адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, введены формирователь корректирующих сигналов, регистр регенерации, второй коммутатор, блок коррекции, блок управления, причем первый вход второго коммутатора соедчнен с выходом формирователя корректиоующих сигналов, вход которого является информационным входом устройства, выход регистра регенерации соединен с вторым входом второго коммутатора, выход которого подключен к третьему входу накопителя, выход которого соединен с входом блока коррекции, один выход которого подключен к входу регистра регенерации и является информационным выходом устройства, а другой выход— к одному входу блока управления, первый и второй выходы которого соединены с третьим и четвертым входами накопителя, треттгй выход блока управления подключен к входу счетчика и третьим входам коммутаторов, другие входы блока управления явпяются управляющими вхоцами устройства.Причем блок управления содержит регистр сдвига, элементы И, элементы ИЛИ, триггер, первый Выход регистра сдвчга соединен с вторыми входами триггера, первого и третьего элеиен" тов И и является третьим выходом блока управления, второй выход регистра сдвига соединен с первьм входом второго элемента ИЛИ, третий выход регистра сдвига соединен с первым входом второго элемента И, втОрОй ВКОд которОгО подКлючен к выходу триггера, выход первсго элемента И соединен с первым входом первого элемента ИЛИ, второй вход

KoTopoI о подключен к выхОду втОрОГО элемента И и второму входу второго элемента ИЛИ, третий вход которого соединен с выходом третьего элемента

И, выхоцы первого и второго элементов ИЛИ являются соответственно первым и вторым выходами блока управле3 11336 ния, третий вход первого элемента И соединен с первым входом третьего элемента И и вторым входом регистра сдвига, первый вход триггера, первый вход регистра сдвига, первый и третий входы первого элемента И являются входами блока управления.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — скема блока управления.

Запоминающее устройство содержит накопитель 1 на полупроводниковых элементах памяти 1, формирователь 2 корректирующих сигналов, блок 3 коррекции, регистр 4 регенерации, второй коммутатор 5» счетчик 6, регистр 7 адреса, первый коммутатор 8, дешифратор 9, блок 10 управления.

Блок 10 управления содержит регистр 10.1 сдвига, три элемента И

10.2 — 10.4> два элемента ИЛИ 10.5 и 10.6, 85 -триггер 10.7.

Вход 11 являетвя адресным входом устройства, входы 12 и 13 — информационными входами и выходами устройства, входы 14 — 16 — управляющими входами устройства.

Устройство работает следуюшим образом.

По шине 15 на второй вход блока управления поступает синхрониэирующая серия. Сигнал обращения к памяти поступает по шине 16 на первый вход узла управления и совпадает по времени с импульсами синхронизирующей серии. Частота синхросерии в три 35 раза больше частоты сигналов обращения. При поступлении по шике 16 сигнала обращения на первом выходе регистра 10.1 устанавливается единичный уровень, а на втором и третьем — 40 нулевые. Если по шине 14 в это время подается единичный уровень (сигнал "Запись" ), то открываются элементы И 10,2 и 10 4,и на выходах элементов ИЛИ 10,5 и 10,6 появляют- 45 ся единичные уровни, под воздействием которых в накопителе производится запись информации. Если при наличии сигнала обра!яения по шине

14 подается нулевой уровень, то 50 открывается только элемент И 10,4 и единичный уровень появляется только на выходе элемента ИЛИ 10»6 под воздействием которого в накопителе происходит считывание информации. 55

По второму синхроимпульсу едиf ничный уровень переписывается на второй выход регистра 10,1 и через

25 4 элемент ИЛИ 10.6 подается в накопитель, где вызывает считывание информации. В этом такте происходит регенерация, считывание и контроль информации. В случае обнаружения ошибки в этом такте управляющим сигналом, поступающим на 5 -вход, взводится R -триггер 10.7.

Третий синхроимпульс переписывает единичный уровень на третий выход регистра, если RO -триггер находится в единичном состоянии, и появляются единичные уровни на выходах элементов ИЛИ 10,5 и 10,6, Производится запись в накопитель. Четвертый синхроимпульс(совпадающий с сигналом обращения) устанавливает единичный уровень на первом выходе регистра

10.1.

Таким образом, промежуток времени между сигналами обращения регистром

10.1 делится на три такта. В первом такте при наличии сигнала обращения происходит запись или считывание информации, во втором — регенерация и чтение информации для ее контроля, в третьем — запись в память скорректированной информации, если в предыдущем такте обнаружена ошибка. Сигналом первого такта производится сброс

85 -триггера 10,7, фиксирующего ошибку в слове, считанном во втором такте, кроме того, единичный уровень этого сигнала подключает через первый коммутатор 8 на адресные шины памяти и входы дешифратора выходы регистра адреса, а на информационные входы памяти через второй коммутатор — выходы формирователя корректирующих сигналов. Нулевой уровень этого сигнала подключает на соответствующие входы памяти выходы счетчика и регистра регенерации. Передним фронтом этого сигнала производится добавление единицы к содержимому счетчика.

В цикле записи на информационную шину !2 подается информация, подлежащая записи в память, с адресной шины ll на регистр 7 адреса поступает код адреса, по шине 16 на вход блоха 10 управления поступает сигнал обращения, а по шине 14 — сигнал записи. В формирователе 2 корректирующих сигналов происходит формирование дополнительных битов кода

Хэмминга»позволяющих обнаруживать и исправлять одиночные ошибки. С выхода блока 2 информационные биты

1133625 и биты кода Хэмминга подаются на вход второго коммутатора. Единичный сигнал с третьего выхода блока 10 управления подключает через первый коммутатор 8 на адресные входы памяти накопитель 1 и вход дешифратора 9 содержимое регистра 7 адреса, а через второй коммутатор 5 на ин- формационные входы памяти накопителя

1 подключаются выходы формирователя

2 корректирующих сигналов. Под воздействием управляющих сигналов с первого и второго выходов блока 10 управления в накопителе 1 производится запись информационных битов и дбполнительных битов кода Хэмминга.

В цикле считывания с адресной шины 11 поступает код ареса с шины

16 — сигнал обращения, с шины 14— сигнал считывания. Работа адресной части аналогична циклу записи. Под воздействием управляющего сигнала с второго выхода блока 10 управления в накопителе 1 происходит считывание информации по адресу, принятому на регистр 7 адреса. Считанные биты информации и биты кода Хэмминга поступают в блок 3 коррекции информации, где, в случае обнаружения одиночной ошибки, происходит ее исправление и выдача на выходную информационную шину 13. Одновременно эта информация заносится на регистр 4 регенерации. Запись или считывание информации по сигналу обращения происходит в первом такте работы устройства.

Во втором такте блок 10 управления нулевым уровнем на третьем выходе подключает через первый коммутатор 8 на адресные входы накопителя и входы дешифратора 9 содержимое счетчика 6, под воздействием сигнала с второго выхода блока 10 управления происходит считывание из накопителя

5 1 информационных и контрольных битов в.блок 3 коррекции. С выхода блока коррекции исправления информация записывается в регистр 4 регенерации. В случае обнаружения ошибки .10 блок коррекции выдает сигнал, который фиксируется на RG -триггере блока управления. В этом такте периодически, независимо от наличия сигнала обращения происходит регенерация

15 хранящейся в памяти информации и ее контроль. В случае обнаружения в такте регенерации одиночной ошибки блок управления сигналами с первого и второго выходов включает уо режим записи в накопителе 1 и нулевым уровнем на третьем выходе блока

l0 управления через первый коммутатор подключает на адресные входы накопителя 1;и входы дешифратора 9 ., содержимое счетчика 6, а через второй коммутатор на информационные входы накопителя l — содержимоерегистра регенерации. Происходит запись скорректированной информации по.арресу, в котором была обнаружена ошибка в предыдущем такте регенерации.

Таким образом, в предлагаемом устройстве происходит периодический, независимый от наличия сигнала обра35 щения контроль информации и исправление одиночных ошибок, что сущест" венно уменьшает вероятность появления неисправимых двойных ошибок, которые могут возникнуть при длитель40 ной работе памяти.

1133625

Составитель О. Кулаков

Редактор Р,Цицика Техред З.Палий Корректор E,CHðoõìàí

Заказ 9954/41 . Тираж 583 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

I13035, Москва, Ж-35, Раушская наб., д.4/0

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4