Устройство для контроля блока памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКА ПАМЯТИ по авт. св. № 1043753, отличающееся тем, что,с целью повьшения надежности устройства , в него введены второй Дополнительный счетчик импульсов, пятый и шестой дополнительные элементы И, распределители импульсов, группы,ключей , регистры, дополнительные блоки сравнения и второй дополнительный элемент ИЛИ, причем выхода регистра адреса и выходы дешифратора адреса подключены к одним из входов дополнительных блоков сравнения и через соответствующие ключи групп - к одним из входов регистров, выходы которых подключены к другим входам соответствующих дополнительных блоков сравнения, выходы которых подключены к входам шестого дополнительного элемента И,: выход которого соединен с одними КЗ входов ключей и первым входом второго дополнительного элемента Ш1И, второй вход которого подключен к выходу второго дополнительного элемента И, а выход - к второму входу третьего дополнительного элемента Ник первому входу второго дополнительного счетчика импульсов, второй вход которого подключен к выходу четвертого дополнительного элемента И, а выход - к другим входам ключей групп, выход третьего дополнительного элемента И подключен, к первым входам первого распределителя импульсов и пятого дополнительного элемента И, второй вход которого подключен к выходу регистра адреса, а выход - к первому входу второго |1)аспредепителя импульсов,выходы распреЦелителей импульсов,подключены к другим оэ iвходам регистров, а вторые входы к одному из выходов дешифратора адм реса. сд Сд Ю

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (1% (Н) опислник M$06PETEHHR /, (6l ) 1043753 (21 ) 3607742/18-24 (22 ) 13.05.83 (46) 30.01.85. Бюл. Р 4

ГОСУДАРСТЭЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙ (72 ) В.Н.Бессмертный и Г.М.Тураходжаев (53 ) 681.327(088.8,) (56 ) 1. Авторское свидетельство СССР

Ф 1043753, кл. G 11 С 29/00, 1981 (прототип ). (54 ) (57 ) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКА ПАМЯТИ по авт. св. Ф 1043753, о т л и ч а ю щ е е с я тем, что,с целью повышения надежности устройства, в него введены второй Дополнительный счетчик импульсов, пятый и шестой дополнительные элементы И, распределители импульсов, группы, ключей, регистры, дополнительные блоки сравнения и второй дополнительный элемент KIN, причем выходы регистра адреса и выходы дешифратора адреса подключены к одним из входов до, полнительных блоков сравнения и через соответствующие ключи групп — к одним из входов регистров, выходы которых подключены к другйм входам соответствующих дополнительных блоков сравнения, выходы. которых подключены к входам шестого дополнительного элемента И, выход которого соединен .с одними из входов ключей и первым входом второго дополнительного элемента ИЛИ, второй вход которого подключен к выходу второго дополнительного элемента И, а выход — к второму входу третьего дополнительного элемента И и к первому вх ду второго дополнительного счетчика импульсов, второй вход которого подключен к выходу четвертого дополнительного элемента И, а выход — к другим входам ключей групп, O выход третьего дополнительного элемента И подключен,к первым входам первого распределителя импульсов и пятого дополнительного элемента И, второй вход которого подключен к выходу регистра адреса, а выход — к первому входу второго распределителя импульсов,выходырвспреЦелителей импульсов подключены к другим

:входам регистров, а вторие входык одному из выходов дешифратора адреса.

1 11375

Изобретение относится к вычислительной технике.

По основному авт. es. У 1043753 известно устройство для контроля блока памяти, содержащее входной регистр, регистр адреса, дешифратор адреса, схему сравнения, первый элемент ИЛИ, выход которого подключен к входу регистра адреса, одни из вы", ходов которого соединены с первыми 1ð выходами устройства, а другой выход подключен к входу дешифратора адреса, одни из выходов которого соединены с вторыми выходами устройства, выходы входного регистра подключены к третьим выходам устройства и к одним из входов схемы сравнения, другие входы которой соединены с пер выми входами устройства, второй элемент ИЛИ, пять элементов И, два триггера, формирователь импульсов, причем второй вход устройства подключен к первым входам первого и пятого- элементов И, выход первого элемента И соединен с первыми входами второго и третьего элементов

И и счетным входом первого триггера, нулевой выход которого подключен к второму входу третьего элемента

И и первому входу второго элемента ИПИ, выход которого соецинен с вторым входом первого элемента И, единичный выход первого триггера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом формирователя импульсов„ выход которого подключен к одному иэ входов входного регистра, другие входы которого соединены с шинами ввода информации, выход схемы сравнения подключен к второму входу четвертого элемента И, выход которого соединен с вторый входом второго элемента ИЛИ, другой выход дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с третьим входом первого и вторым входом пятого элемен». 5р та И, выход пятого элемента И подключен к второму входу первого элемента ИЦИ, первый дополнительный элемент ИПИ, первыи .вход которого нод- кпючен к выходу третьего элемента И, ээ а выход является четвертым выходом устройства, и первый дополнительный элемент И, первый вход которого под39 2 ключен к: входу первого элемента И, второй вход — к единичному выходу первого триггера, а третий вход первого дополнительного элемента И подключен к выходу схемы сравнения, и счетчик импульсов, первый вход которого подключен к выходу первого дополнительного элемента И и к второму входу первого дополнительного элемента

ИЛИ, второй вход — к выходу формирователя импульсов, а выход счетчика импульсов подключен к четвертому входу первого дополнительного элемента И, ключи, первый дополнительный счетчик импульсов и дополнительные второй, третий и четвертый элементы

И, накопитель, одни из входов которого подключены соответственно к выходам регистра адреса и дешифратора адреса, другие входы являются информационными, а выходы соединены с входами второго дополнительного элемента И, выход которого подключен к одним из входов ключей и третьего дополнительного элемента И, другой вход которого является одним из управляющих входов устройства, а выход соединен с одним из входов первого элемента ИПИ и третьим вкодом счетчика импульсов, выход которого подключен к входу первого дополнительного счетчика импульсов, выход которого является одним из выходов устройства, и к одному из входов чет.вертого дополнительного элемента И, другой вход которого является другим управляющим входом устройства, а выход соединен с управляющим входом накопителя, другие входы ключей соединены с первыми входамн устройства, а выходы являются другими входами устройства 11 3.

Недостатком этого устройства является".ненадежность его работы в случае отказа накопителя, так как при этом .устройство прекращает свое функционирование на такте записи единичных потенциалов по информационным входам накопителя.

Цель изобретения — повышение надежности устройства за счет обхода и фиксации адрееа.неисправной ячейки накопителя.

Поставленная цель достигается тем, что в устройство для. контроля блока памяти введены второй, дополнительный счетчик импульсов, пятый и шестой дополнительные:.И, распределители импульсов, группы ключей, 1137539

3 регистры, дополнительные блоки сравнения и второй дополнительный элемент И11И, причем выходы регистра адреса и Выходы дешифратора адреса подключены к одним из входов дополнительных блоков сравнения и через соответствующие ключи групп— к одним из входов регистров, выходы которых подключены к другим входам соответствующих дополнительных бло- !О ков сравнения, выходы которых подключены к входам шестого дополнительного элемента И, выход которого соединен с одними из входов ключей и первым входом второго дополнительного элемента ИЛИ, второй вход которого подключен к выходу второго дополнительного элемента И, а выход — к второму входу третьего дополнительного элемента И и к первому .20 входу второго дополнительного счетчика импульсов, второй вход которого подключен к выходу четвертого дополнительного элемента И, а выход — к другим входам ключей групп, выход третьего дополнительного элемента И подключен к первым входам первого распределителя импульсов и пятого дополнительного элемента И, второй вход которого подключен к выходу регистра адреса, а выход — к первому входу второго распределителя импульсов, выходы распределителей импульсов подключены к другии входам регистров, а вторые Входы — к одному из выходов дешифратора,.адреса.

На фиг,l и 2 представлена структурная схема предлагаемого устройства, для контроля блока памяти.

Устройство содержит элементы

И 1-5,с первого по пятый, первый 6 и

40 второй 7 элементы ИЛИ, первый 8 и второй 9 триггеры, формирователь 10 импульсов, входной регистр ll регистр 12 адреса, дешифратор 13 адреса, блок 14 сравнения, шины 15

45 ввода информации. Входы и Выходы устройства соединяются с выходами и входами контропируемого блока 16 памяти. Устройс во также содержит счетчик 17 импульсов, первый дополнительный элемент И 18, первый дополнительный элемент ИЛИ 19, накопитель 20, второй. 21, третий 22 и четвертый 23 дополнительные элементы

И, ключи 24, первый 25 и второй 26 до- полнительные счетчики импульсов, пятый 27 и шестой 28 дополнительные элементы И, распределители 29 и 30 импульсов, группы ключей 31 и 32, регистры 33 и 34, дополнительные блоки

35 и 36 сравнения, второй дополнительный элемент ИЛИ 37, информационные входы 38.

Устройство работает следующим образом.

Исходным состоянием триггеров 8 и

9 является нулевое..Регистр 12 адреса и дешифратор 13 адреса устанавливают адрес исходных ячеек блока 16 памяти. Во входной регистр !1 введена исходная информация для записи в блоке 16 памяти.. На вход устройства поступает первый импульс, который проходит через элемент И 1 на счетный вход триггера 8 и через элементы

И 3 и И31И 19 — на управляющий вход записи информации блока 16 памяти, записывая в него информацию с выходов входного регистра ll. Задний фронт первого входного импульса переводит триггер 8 в единичное состояние. Отсутствие сигнала на управляющем входе записи информации блока !6 памяти при наличии выбранных ранее адресов с регистра !2 адреса и дешифратора 13 адреса соответствует режиму выдачи информации для блока 16 памяти.

Информация с блока 16 памяти поступа ет на вход блока 14 сравнения, где сравнивается с информацией на входном регистре ll, и в случае их совпадения с выхода блока 14 сравнения через элемент И 4 и элемент ИЛИ 7 поступает потенциал разрешения на элемент И 1 для прохождения второго входного импульса. Этот импульс поступает на счетный вход триггера 8, через элемент И 2 на вход формирователя 10 импульсов и через элемент ШИ 6 на вход регистра !2 адреса, Задний фронт этого импульса изменяет адрес в регистре 12 адреса и переводит триггер 8 в нулевое состояние. Теперь во входной регистр ll

ВВОдится ноВая инфОрмация для.запк» си в блок 16 памяти. Далее работа устройства проходит по описанному алгоритму.

: В случае разового отказа ячейки .в блоке 16 памяти информация на входах блока 14 сравнения ие совпадает, и на ее выходе отсутствует разрешающий потенциал, вследствие чего очередной входной импульс ие проходит

:на вход триггера 8.

Отсутствие сигнала иа выходе блока 14 сравнения позволяет входным

1137539 6

Если же накопитель 20 не в состоянии записать единичные потенциалы по определенным адресам из-за неисправности и при повторном обращени к нему на его выходе через элемент И 23 сигнал записи не появляется, счетчик 26 накапливает количество обраще б ний к накопителю 20 и своим сигналом переполнения открывает ключи 31 и

32,через которые в регистры 33 и 34, выбранные распределителями 29 и 30, соответственно записывается состояние регистра 12 и дешифратора.13 адpecos, при этом блоки 35 и 36 сравнения вырабатывают сигналы, которые импульсам пройти через элементы

И 18 и ИЛИ !9 на управляющий вход записи информации в блок 16 памяти, давая возможность повторить запись информации с входного регистра ll в блок !6 памяти.

Такое повторение обращения к отказавшей ячейке позволяет устранить сбой блока 16 памяти, который наступает вследствие влияния помехи в момент подачи команды "Запись".

Количество импульсов повторного обращения к отказавшей ячейке блока

16 памяти фиксируется счетчиком 17 импульсов. Иереполнение счетчика 17 15 свидетельствует о неисправности ячейки по данному адресу блока 16 памяти.

Количество переполнений счетчика 17 накапливается счетчиком 25.

Сигнал переполнения счетчика 17 2б является запрещающим для элемента

И 18 и разрешает прохождение импульсов через элемент И 23 на управляюший вход записи информации накопителя 20, по входам 38 которого в не- 25

ro занисьваются единичные потенциалы, Таким образом, по адресу неисправной ячейки блока 16 памяти в накопитель 20 записываются единичные потенциалы, Исчезновение импульса повходу управления накопителя 20 переводит его в режим выдачи информации.

Единичные потенциалы накопителя 20, пройдя элемент И 21, закрывают клю чи 24 на время смены адреса в блоке

16 памяти импульсами через элементы

И 22 и ИЛИ 6 с помощью регистра 12 адреса. Зто исключает появление лож-. ной информации на выходе.

Одновременно импульс с выхода элемента И 22 сбрасьвает счетчик 17 в исходное состояние. через элемент И 28 поступают в качестве запрещающих на ключи 24 и через элемент ИЛИ 37 на элемент И 22,пропуская импульсы íà его выход. Импульс; с выхода элемента И 22 изменяет адрес ячейки в блоке 16 памяти, нако-! пителе 20 и устанавливает счетчик

17 в исходное состояние, при этом исчезают сигналы с выходов блоков

35 и 36 сравнения, исчезновение этих сигналов устанавливает счетчик 26 в исходное состояние.

Запись информации продолжается в блок 16 памяти по новому адресу,а во время считывания информации из блока 16 памяти таким же образом исключается адрес неисправной ячейки.

Состояние распределителя 30, подключающего очередной регистр для записи в него выходной комбинации дешифратора 13 адреса„ изменяется при смене выходной комбинации дешифратора !3 адреса импульсом с выхода элемента И 22 через элемент И 27 при наличии сигнала с выхода регистра 12.

Объем счетчика 25 определяет допус тимое количество неисправных ячеек в блоке 16 памяти. Переполнение счет,. чика 25 свидетельствует о том, что отведенный объем исключенных адресов неисправных ячеек исчерпан и блок 16 следует ремонтировать.

Если запись информации в блок 16 проходит без отказа или после повторного обращения к отказавшей ячейке, дешифратор 13 адреса, перебрав все адреса, выдает импульс перебора, который поступает на счетный вход триггера 9 и переводит его в едияичное состояние, позволяя входным импульсам через элементы И 5 и ИЛИ 6 менять состояние регистра 12 адреса и дешифратора 13 адреса, тем самым осуществляется считьвание информации из блока 16 памяти.

Окончание режима считывания информации из блока 16 памяти соответствует появлению импульса на выходе дешифратора 13 адреса, который переводит триггер 9 в нулевое состояние, соответствующее режиму записи информации в блок 16 памяти с проверкой работоспособности этого блока в момент ввода информации. !!редлагаемое устройство позволяет работать, когда отказывает накопитель, с помощью которого фиксирует1137539 . ся,адрес неисправной ячейки рабочего блока памяти, путем обхода адреса неисправной ячейки накопителя и фиксации адреса его неисправной ячейки.

Это позволяет повысить надежность устройства.

1137539

Составитель В.Рудаков

Редактор Л,Алексеенко Техред Л.Иартяшова Корректор С.Черни

Заказ 10534/40 Тирам 583 Подписное

ВНИИИИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ИПИ "Патент", r. Ужгород, ул. Проектная, 4