Устройство масштабирования цифрового дифференциального анализатора

 

1. УСТРОЙСТВО МАСШТАБИРОВАНИЯ ЦИФРОВОГО ДИФФЕРЕНЦИАЛЬНОГО АНАЛИЗАТОРА , содержащее формирователь синхроимпульсов, регистр дробной части интеграла, сумматор-вычитатель дробной части и регистр дробной части масштаба, причем тактовый вход устройства подключен ко входу формирователя синхроимпульсов, выход которого соединен с входом синхронизации регистра дробной части интеграла, выходы которого соединены с первой группой входов сумматора-вычитателя дробной части, управляющий вход которого подключен к информационному входу устройства, вторая группа входов подключена к выходам регистра дробной части масштаба, а выходы соединены с информационными входами регистра дробной части интеграла, отличающееся тем, что, с целью повышения быстродействия и расширения пределов масштабирования , в. него введены регистр целой части интеграла, преобразователь кодов, сумматор-вычитатель целой части и регистр целой части масштаба, причем выход формиро.вателя синхроимпульсов соединен с входом синхронизации регистра целой части интеграла, выходы информационных разрядов которого соединены с информационными входами преобразователя кодов, информационные выходы которого соединены с первой группой информационных входов сумматора-вычитателя целой части , первыйвход знака которого подключен к выходу знакового разряда регистра целой части интеграла, выхо ды информационньпс разрядов и выход знакового разряда регистра целой части масштаба соединены соответственно с второй группой информационных вхо- § дов и вторым входом знака сумматора (Л вычитателя целой части, выходы которого соединены с информационнь ми входами регистра целой части интеграла, выход старшего разряда которого соеа динен с выходом устройства, выход; старшего разряда дробной части интеграпа соединен с-первым управляюпщм , СП входом преобразователя кодов и первым О5 -входом переноса сумматора-вычитателя целой части, информационный вход усто ройства подключён к управляющему О5 входу сумматора-вычитателя целой чассо ти и второму управляющему входу преобразователя кодов,выход переноса которого соединен с вторым входом переноса второго сумматора-вычитателя целой части. : 2. Устройство по п. 1, о т л ичающееся тем, что преобразовя тель кодов содержит группу -(-О-го элемента ИЛИ (где празрядность информации ), труппу (г + 1)-го элемента И, группу сумматоров по мoдyJШ два, два элемента НЕ и элемент И, причем

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1156069

Ф(51) С 06 F 7 64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

>

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ (21) 3586048/24-24 (22) 26.04.83 (46) 15,.05.85. Бюл. У 18 (72) 3.М.Берман, А.М.Смирнов и Т.А.Тихомирова (53) 681.321(088.8) (56) Неслуховский К..С. Цифровые дифференциальные анализаторы. М.; Машиностроение, 1968, с. 78-80.

Майоров Ф.В. Электронные цифровые интегрирующие машины. M.; Машгиз, 1962, с. 66. (54)(57) 1. УСТРОЙСТВО MACHlTABHPOBAНИЯ ЦИФРОВОГО ДИФФЕРЕНЦИАЛЬНОГО АНАЛИЗАТОРА, содержащее формирователь синхроимпульсов, регистр дробной части интеграла, сумматор-вычитатель дробной части и регистр дробной части масштаба, причем тактовый вход устройства подключен ко входу формирователя синхроимпульсов, выход которого соединен с входом синхронизации регистра дробной части интеграла, выходы которого соединены с первой группой входов сумматора-вычитателя дробной части, управляющий вход которого подключен к информационному входу устройства, вторая группа входов подключена к выходам регистра дробной части масштаба, а выходы соединены с информационными входами регистра дробной части интеграла, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия н расширения пределов масштабирования, в него введены регистр целой части интеграла, преобразователь кодов, сумматор-вычитатель целой части и регистр целой части масштаба, причем выход формирователя синхронмпульсов соединен с входом синхронизации регистра целой части интеграла, выходы информационных разрядов которого соединены с информационными входами преобразователя кодов, информационные выходы которого соединены с первой группой информационных входов сумматора-вычитателя целой части, первый вход знака которого под" ключен к выходу знакового разряда регистра целой части интеграла, выходы информационных разрядов и выход знакового разряда регистра целой части масштаба соединены соответственно с второй группой информационных вхо- g дов и вторым входом знака сумматоравычитателя целой части, выходы которого соединены с информационными вхо- С дами регистра целой части интеграла, выход старшего разряда которого сое- динен с выходом устройства, выход: старшего разряда дробной части инте- . грала соединен с-.первым управляющим, входом преобразователя кодов и первым ф3

-входом переноса сумматора-вычитателя ф целой части, информационный вход устройства подключен к управляющему © 1 входу сумматора-вычитателя целой час- р ти и второму управляющему входу преобразователя кодов, выход переноса которого соединен с вторым входом переноса второго сумматора-вычитателя целой части.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что преобразова. тель кодов содержит группу (n-1)-го элемента ИЛИ (где n — - разрядность информации), группу (n+1)-ro элемента И, группу сумматоров по модулю два, два элемента HE и элемент И, причем

1156 первые входы элементов ИЛИ группы подключены к информационным входам преобразователя, второй вход -ro (! !, н !Т элемента ИЛИ группи соелннен с выходом (i+1)-ãî элемента ИЛИ группы, выход <-ro элемента ИЛИ группы (i 1,n) соединен с первым входом (i+1)-ro элемента И группы, выход первого элемента ИЛИ группы через первый элемент НЕ соединен с первым входом первого элемента группы, первый вход (в+1)-го элемента И группы соединен с и-м информационным входом преобразователя, первый управляющий вход преобразователя соединен через второй элемента НЕ с первым вхо069 дом элемента И ° выход которого соединен с вторыми входами элементов И группы, выход i-го (i =2, n - -1) элемента И группы подключен"к первому входу (i-1)-ro сумматора по модулю два группы, вторые входы сумматоров по модулю два группы подключены к информационным входам преобразователя, третьи входы соединены с выходом первого элемента И группы, а выходы соединены с информационными выходами

1преобраэователя, выход второго элемента И группы соединен с выходом переноса преобразователя, второй вход элемента И подключен к второму управляющему входу преобразователя.

Изобретение относится к вычислительной технике % йредйаэначено для использования в цифровых управляющих устройствах.

Цель изобретения - увеличение быстродействия устройства маСштабировання при умножении на масштаб, больший единицы, а также расширение пределов масштабирования.

На фиг. 1 представлена блок-схема устройства масштабирования цифрового дифференциального анализатора; на фиг. 2 — сумматор-вычитатель целой части; на фиг. 3 — преобразователь кодов на фиг. 4 — временная диаграмма работы устройства.

Устройство содержит формирователь 1

1 сннхроимпульсов, регистр 2 дробной части интеграла, сумматор-вычитатель 3 дробной части, регистр 4 дробной части масштаба, регистр 5 целой части интеграла, преобразователь 6 кодови сумматор-вычитатель 7 целой части, регистр 8 целой части масштаба.

Сумматор-вычитатель 7 целой части (фиг. 2) содержит группу из (n+1)-го одноразрядных комбинационных сумматоров 9,, 9» ..., 9„н,, первую группу сумматоров по модулю два 101, 10, ..., 10» группу элементов задержки 11 11, ° ° 11„, группу элементов 12,, 12, ... ° 12„, ° . вторую группу сумматоров по модулю два 131э 132, .", 13,+1р элемент И 14, элемент НЕ 15, первый и второй элементы ИЛИ 16 и 17.

Преобразователь 6 кода (фиг; 3) содержит группу иэ (q-1)-ro элементов ИЛИ 18,, 18, 18з, ..., 18„ группу из (n+1)-ro элементов И 19

1 р

19,, ..., 19„+„, группу из п сумматоров по модулю два 20,, 20,..., 20» первый и второй элемент НЕ 21 и 22, элемент И 23.

Кроме того, на фигурах приняты следующие условия обозначения: ТИ— тактовые импульсы; СИ - синхроимпульсы; 1р, 2р, ° .. n> — разряды устройства; 3 н.р. - знаковый разряд устройства; П вЂ” разряд переполнения;

m„dA †. сигнал переполнения; dA - приращение интеграла; m „ — дробная часть масштаба; m> — целая часть .масштаба !

t, й;„ — длительность такта интегри.рования, где i1 2, ..., и, В устройстве формирователь 1 синхроимпульсов, регистр 2 дробной

25 части интеграла, сумматор-вычитатель Э, регистр 4 дробняки части масштаба образуют первый масштабный интегратор, реализующий умножение приращений интеграла на дробную

« р часть масштаба. Регистр 5 целой части интеграла, преобразователь б, сумматор-вычитатель 7, регистр 8 целой части масштаба образуют второй масштабный интегратори реалиэуюз 1156 щиг умножение приращения интеграла на масштаб, больший единицы. Цепи записи и:.формации в регистры 4 и Ь и начальной установки регистров 2 и 5 на фиг. 1 ие .отражены, так как

"не влияют на существо предложения.

Регистры 2 и 5 а также 4 и 8 иден-. тичны.

Сумматор-вычитатель 7 целой части (фиг..2) s отличие от сумматора-вычитателя дробной части 3 содержит дополнительную цепь формирования переноса и переполнения, предназначенную для выполнения операции одновременного суммирования кодов, хранящихся в регистрах 5 и 8 и единицы переполнения m„dA хранящейся в триггере переполнения регистра 2. Цепь переноса и переполнения в каждом числовом разряде i сумматора-вычитателя содержит элемент сложения по модулю два (М2) группы 10 и элемент И группы 12 ° один вход которых подключен к выходу по переносу одноразрядного сумматора группы 9 данного разряда сумматора-вычитателя 7, второй вход— к выходу элемента И группы 12 цепи переноса разряда 1-1 сумматора-вычитателя, выход элемента М2 группы 10 подан на вход по переносу разряда i+1

30 сумматора-вычитателя, выход элемен та И 12, подан на вход элемента И 12 цепи переноса разряда i+1 сумматора.

Вход по переносу 1-ro младшего разряда i сумматора-вычитателя подключен к выходу элемента И 14, один вход З5 которого подключен к выходу триггера переполнения регистра 2 m,dA второй— к выходу dA цифрового интегратора. Один вход элементов N2 10„ и И 12> цепи переноса разряда 1 сум- матора-вычитателя подключен к выходу по переносу разряда 1 ° второй вход данных элементов — к выходу элемента И 12„, один вход которого подключен к выходу триггера переполнения регистра 2 midA, второй — через элемент НЕ 15 к выходу А цифрового интегратора. Один вход элементов М2 10„ и И 12„ цепи переноса разряда п сумматора-вычитателя соединен с выхо-50 дом по переносу разряда и, второй вход данных элементов подключен к выходу элемента И 12„ 1 цепи переноса .разряда п-1 сумматора-вычитателя через элемент ИЛИ 16, второй вход П 55 которого связан с первым разрядом преобразователя 6. Выход элемента ИЛИ 17 формирует dA(m,+п1 ) ° 2

069 4 один вход его подключен к выходу по переносу знакового разряда сумматоравычитателя, второй — к выходу элемента И группы 12 цепи переноса разряда и сумматора-вычитателя и подан на информационный вход триггера переполнения регистра 5. В отличие от сумматора-вычитателя 3 информационные входы разрядов 1, ..., и сумматоравычитателя 7 подключены к выходам триггеров соответствующих разрядов регистра 5 целой части интеграла через преобразователь 6. Преобразователь 6 (фиг. 3) предназначен для вы-: читания единицы младшего разряда из содержимого регистра 5 по сигналу от.сутствия переполнения m dA с выхода триггера переполнения регистра 2 и содержит в каждом разряде i (i=1, n) элемент М2 группы 20 на 3 входа, элемент И группы 19, а в разрядах 1, .

2, ..., n-1 элемент HJIH группы 18.

Один вход элемента ИЛИ разряда i преобразователя подключен к выходу триггера разряда i регистра 5 целой части интеграла, другой — к выходу элемента ИЛИ группы 18 разряда i+1 преобразователя (при i=n-1 — к выходу триггера разряда п регистра 5). Выход элемента ИЛИ разряда i преобразователя подан на один вход элемента И группы 19 разряда i (при i=n вход элемента И подключен к выходу триггера разряда и регистра 5), выход которого подан на один вход элемента М2 разряда i. Второй вход элемента И разряда 1(ъ=!,n) подключен к шине управления .1 (ШУ1), являющейся выходом элемента И 23, один вход которого подключен к выходу dA цифро.вого интегратора, другой — через элемент НЕ к выходу ш ЙА триггера переполнения регистра 2. Второй вход элемента М2 разряда i преобразователя подключен к выходу триггера соответствующего разряда регистра 5 целой части интеграла, третий вход — к шине управления 2 (ШУ2),являющейся выходом элемента И 23, один вход которого подключен через элемент 21 к выходу элемента ИЛИ первого разряда преобразователя второй — к шине ШУ1.

Выход элемента N2 разряда i (i=1 n) преобразователя подан на информационный вход соответствующего разряда сумматора-вычитателя 7. Выход П элемента И 1-го разряда преобразователя подан на вход элемента ИЛИ в цепи переноса. разряда и сумматора-вычитаS »560 теля 7. Формирователь 1 синхроимпульсов предназначен для формирования синхроимпульсов СИ из тактовых импульсов ТИ, задающих длительность такта интегрирования как цифрового интегратора, так и масштабных интеграторов. Формирователь синхроимпульсов содержит.два одновибратора, реализованных с помощью элемента задержки. Выходы одновибраторов, т.е. эле- 10 ментов И, объединены на элементе ИЛИ, выход которого подан на управляющие входы триггеров регистров 2 и 5. Временные соотношения между входными сигналами dA, ТИ устройства и так-, 1э том интегрирования указаны ча фиг. 4.

Длительность такта интегрирования равна t,+„ -t,. В моменты времени

t;(i 0,1,2,3,...) изменяются уровни сигналов dA, ТИ, формируется 20 передний фронт сигнала ГИ и, следовательно, изменяется содержимое регистров 2 и 5, в том числе состояние их триггеров переполнения.

Заданный масштаб, на который умно-25 жаются приращения интеграла dA с выхода цифрового интегратора, представляется в виде суммы двух чисел

m=m 2+m „, где m — дробная часть масштаба, Зп

2 п „(1;

m — целая часть масштаба, 04вг а2 ".

Дробная часть масштаба (ш, ) хранится в регистре 8. По каждому сигналу ФЗ приращения интеграла dA с выхода цифрового интегратора, поступающему на вход сумматора-вычитателя 3, в сумматоре-вычитателе 3 выполняется в зависимости от знака dA суммиро- . © ванне или вычитание чисел, хранящихся в регистрах 2,4 и результат зано сится в регистр 2. При этом на выходе разряда переполнения регистра 2, т.е..на выходе nepsoro масштабного интегратора, формируются сигналы приращения m„dA интеграла ш,dA.

Приращения m ЙА накапливаются в ре1 гистре 5, причем приращению m,dA присваивается вес единицы младшего разряда регистра 5, т.е. в каждом также интегрирования по сигналу m„dA содержимое регистра 5 изменяется на единицу младшего разряда, По каждому сигналу приращения интеграла dA с выхода цифрового интегратора, поступающему также на вход сумматоравычитателя 7, в нем выполняется в за69 б висимости от знака dA суммирование или вычитание чисел, хранящихся в регистрах 5, 8, и результат заносится в регистр 5, что равносильно изменению содержимого регистра 5 на m> единиц по каждому сигналу dA. В зависимости от знака приращений m dA и dA во втором масштабном интеграторе выполняются следующие операции.

Единица приращения dA и m1dA— суммирование в сумматоре-вычитателе 7 mz с содержимым регистра 5 и с единицей, поданной на вход по переносу младшего разряда сумматоравычитателя, и запись результата в регистр 5.

Единица приращения dA в нуль

m„dA — вычитание единицы младшего разряда иэ содержимого регистра 5 с помощью преобразователя 6, суммирование в сумматоре-вычитателе 7 результата вычитания с m и запись результата в регистр 5. При этом вычитание единицы младшего разряда регистра 5 реализуется инвертированием всех младших разрядов регистра 5, начиная с первой единицы со стороны младших разрядов, и формированием единицы переноса в знаковый разряд. Если мантисса числа регистра 5 содержит все нули, то инвертируются все разряды мантиссы и формируется нуль переноса в знаковый разряд. Сигнал переноса П поступает в знаковый разряд сумматоравычитателя 7.

Нуль приращения dA и единицы

m dA — суммирование в сумматоре-вычитателе 7 инверсного кода m с со-г держимым регистра 5 и с двумя единицами, поданными на вход по переносу младшего разряда сумматора-вычитателя, что равносильно переносу во второй разряд сумматора-вычитателя.

При этом возможен перенос двух единиц .иэ любого i-го разряда сумматора-вычитателя в (i+1)-й разряд, что равносильно единице переноса в (i+2)-й разряд. Учет двух единиц переноса реализуется дополнительной цепью переноса сумматора-вычитате- ля 7. Результат суммирования записывается в регистр 5.

Нуль приращения: dA u m dA " суммирование в сумматоре-вычитателе 7 инверсного кода m с содержи-.

z мым регистра 5 и запись результата в регистр 5.

115606

Таким образом, в регистре 5 накапливаются приращения (mÄ+m )dA, т.е. результирующий масштаб, на который умножаются приращения dA, равен ш=ш,+m . При. этом регистр 5 может быть использован в качест-:. ве подынтегралъной функции в цифровом интеграторе, подключенном к выходу предлагаемого устройства. 10

9 8

Кроме того, регистр 5 содержит разряд переполнен .я, управляемый аналогично разряду переполнения регистра 2. С выхода разряда переполнения регистра 5 могут быть сняты сигналы приращений (m„+m ) 2 dA как обычного масштабного интегратора с масштабом, меньшим единицы, при этом точность операции масштабиро tl вания возрастает в 2 раз.

Фиг. 2

1156069

Ям

Составитель A.×åêàíîâ

Редактор М.Келемеш Техред С.йовжий. Корректор А.Обручар

Заказ 3147/46 . Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауюская наб., д..4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4