Устройство для сопряжения многопроцессорной вычислительной системы

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МНОГОПРОЦЕССОРНОЙ ВЬГЧИСЛИТЕЛЬНОЙ СИСТЕМЫ , содержащее группу блоков приоритета и матрицу коммутирующих элементов , причем первые и вторые информационные входы и вькоды коммутирующего элемента i-й строки и j-ro столбца матрицы (г 1, М; j 1, N) являются соответственно i-ми входом и выходом первой группы входов и выходов устройства и j-MH входом и выходом второй группы входов и выходов устройства, а вход разрешения и выход запроса коммутирующего элемента подключены соответственно к j-ым выходу и входу i-ro блока приоритета группы, причем каждьй коммутирующий элемент матрицы содержит формирователь управляющих сигналов, регистр адреса, две мультиплексора, триггер разрешения и триггер запроса, выход которого является выходом запроса коммутирующего элемента, выход первого мультиплексора и первый информационный вход второго мультиплексора являются соответственно первыми информационными выходом и входом коммутирующего элемента, выход второго мультиплексора и первый информационный вход первого мультиплексора являются соответственно вторыми информационными выходом и входом коммутирующего элементна, входы сброса триггера разрешения и триггера запроса соединены с выходом завершения цикла формирователя управляющих сигналов , выход запроса и вход разрешения которого подключены соответственно к входу установки триггера запроса и выходу триггера разрешения, второй информационный вход коммутирукяцего элемента соединен с соответствующим входом группы входов команд формирователя управляющих сигналов, отличающееся тем, что, (Л с целью расширения класса решаемых задач, в каждый коммутирующий элес мент матриць устройства введены два мультиплексора, причем третьи информационные вход и выход коммутирующе . го элемента i-ft-строки и j-го столб ца матрицы подключены соответственно к четвертым информационным выходу а и входу коммутирующего элемента о и i-й строки и j-ro столбца матрицы, третьи информационные вход и выход isD ко№1утирукидего элемента i-й строки и 00. первого столбца матрицы соединены соответственно с четвертыми информационньши выходами и входом коммутирующего элемента i-й строки и N столбца матрицы, причем в каждом коммутирующем элементе матрицы адресный выход формирователя yпpaвляющиk Сигналов соединен через регистр адреса с адресными входами первого - четвертого мультиплексоров, первый и вторые информационные входы третьего и четвертого мультиплексоров подклкг- :

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (I9) SU(I I) 23 А (у) С 06 F 13 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ (21) 3684549/24-24 (22) 30. 12. 83 (46) 07. 06.85. Бюл. Ф 21 (72) О.М. Омаров (71) Дагестанский политехнический институт (53) 681.327.11(088.8) (56) 1. Авторское свидетельство СССР

У 964622, кл. С 06 F 3/04, 1981.

2. Авторское свидетельство СССР

9 651335, кл. С 06 F, 3/04, 1976 (прототип), (54)(57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ.

МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИCTEMbl, содержащее группу блоков при" оритета и матрицу коммутирующих элементов, причем первые и вторые информационные входы и выходы коммутирующего элемента i-й строки и j-го столбца матрицы (i 1, И; j - "Т, Ж) .являются соответственно i-ми входом и выходом первой группы входов и выходов устройства и j-ми входом и выходом второй группы входов и выходов устройства, а вход разрешения и выход запроса коммутирующего элемента под-, ключены соответственно к j-ым выходу и входу i-го блока приоритета группы, . причем каждый коммутирующий элемент матрицы содержит формирователь управляющих сигналов, регистр адреса, два мультиплексора, триггер разрешения и триггер запроса, выход которого является выходом запроса коммутирующего элемента, выход первого мультиплексора и первый информационный вход второго мультиплексора являются соответственно первыми информационными выходам и входом коммутирующего элемента, выход второго мультиплексора и перный информационный вход первого.мультиплексора являются соответственно вторыми информационными выходом и входом коммутирующего элемента, входы сброса триггера разрешения и триггера запроса соединены с выходом завершения цикла формирователя управляющих еигналов, выход запроса и вход разрешения которого подключены соответственно к. входу установки триггера запроса и выходу триггера разрешения, второй информационный вход коммутирующего элемента соединен с соответствующим входом группы входов команд формирователя управляющих сигналов, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач, в каждый коммутирующий элемент матрицы устройства введены два мультиплексора, причем третьи информационные вход и выход комчутирующе.го элемента i,-й-строки и j-го столбца матрицы подключены соответствен но к четвертым информационным выходу и .входу коммутирующего элемента

i-N строки и 1-ro столбца матрицы, третьи информационные вход и выход коммутирующего элемента i-й строки и

:первого столбца матрицы соединены соответственно с четвертыми информационными выходами и входом коммутирующего элемента i-й строки и N столб ца матрицы, причем в каждом коммутирующем элементе матрицы адресный вь)ход формирователя управляющиМ сигналов соединен через регистр адреса с адресными входами первого - четвертого мультиплексоров, первый и вторые. информационные входы третьего и четвертого мультиплексоров подклю1160423 чены соответственно к первому и второму информационным входам коммутирующего элемента, вторые информационные входы первого и второго мультиплексоров и третий информационный вход четвертого мультиплексора соединены с третьим информационным входом коммутирующего элемента, третьи информационные входы первого, второго и третьего мультиплексоров соединены с четвертым информационным входом коммутирующего элемента группа входов команд формирователя управляющих сигналов соединена с третьим и четвертым информационными входами коммутирующего элемента, выходы второго третьего и четвертого мультиплексоров, гыход триггера разрешения, выход занятости и соответствующие выходы группы выходов запрета формирователя управляющих сигналов образуют соответственно второй,, третий и четвертый информационные выходы коммутирующего элемента, вход установки триггера, разрешения является входом разрешения коммутирующего элемента, причем формирователь управляющих

Изобретение относится к вычислительной технике и может быть использовано для организации обмена информацией между различными внешними устройствами и процессорами, а также между процессорами многопроцессорной вычислительной системы.

Известно устройство для сопряжения, содержащее матрицу коммутирующих элементов, причем вторые входы и вы- 1О ходы соответствующего блока согласования иптерфейсов первой группы и вторые вход и выход соответствующего блока согласования интерфейсов второй группы соединены соответственно с первыми выходами и входами и вторыми выходами и входами коммутирующего элемента соответствующей строки и столбца матрицы, управляющие вход.и выход которого подключены со- рр ответственно к соответствующим управляющим выходу и входу (1), Недостаток этого устройства состоит в низкой производительности сигналов содержит узел приоритета, коммутатор, регистр, узел постоянной памяти, триггер занятости и элемент ИЛИ, при этом группы информационных входов коммутатора и узла приоритета соединены с группой входов команд формирователя, группа выходов узла приоритета является ,группой выходов запрета формирователя и соединена с группой адресных входов коммутатора, выход которого подключен через регистр к входу узла постоянной памяти, первый и второй выходы которого являются соответственно выходом запроса и выходом

1 завершения цикла формирователя, третий выход соединен с входом сброса триггера занятости и первым входом элемента ИЛИ, второй вход которого является входом разрешения формирователя, второй выход узла постоянной памяти соединен с входом установки триггера занятости, выход которого являетсявыходом занятости формирователя,четвертый выход узла постоянной памятии выход элемента ИЛИ образуют адресныйвыход формирователя. ! вычислительного комплекса, так как в устройстве невозможна организация обмена информацией между процессорами по принципу "каждый с каждым",. а также в низкой надежности, так как ж случае выхода иэ строя коммутирующих элементов связь с соответствующими внешними устройствами становится невозможной.

Наиболее близким к изобретению по технической сущности является устройство для сопряжения, содержащее группу блоков приоритета, матI рицу коммутирующих элементов и две группы блоков согласования интерфейсов, первые входы и выходы каторых образуют соответственно первые и вторые группы входов и выходов устройства, вторые и третьи входы и выходы i- го блока согласования интерфейса первой группы (i = 1, М) соединены соответственно с первыин информационными и первыми управляющими выходами и входами коммутирующих эле3 11604 ментов i-й строки матрицы, приоритетные входы и управляющие выходы которых подключены соответственно к группам выходов и входов i-го блока приоритета группы, вторые и третьи информационные входы и выходы коммути-.

1 рующих элементов j-го столбца матрицы (j = 1, N) подключены соответственно к вторым и третьим выходам и входам j ro блока согласования ин- 1п терфейсов второй группы, каждый коммутирующий элемент содержит две группы элементов И, формирователь управляющих сигналов, триггер разрешения, триггер запроса, регистр адреса и схему сравнения, причем выходы элементов И первой группы и первые входы элементов И второй группы соответственно образуют первые информационные выход и вход ком.утирующего элемента, первые входы элементов И первой группы и выходы элементов И второй группы образуют соответственно вторые информационные вход и выход коммутирующего элемента, вторые вхо- д ды элементов И первой и второй групп соединены с первым выходом формирователя управляющих сигналов, первый и второй. входы которого соединены соответственно с выходом триггера запроса и управляющим выходом коммутирующего элемента и с выходом триггера разрешения, а второй выход— с входами сброса триггера разрешения и триггера запроса, входы установки которых соединены соответственно с приоритетным входом коммутирующего . элемента и выходом схемы сравнения, первый вход которой подключен к вы» ходу регистра адреса, а второй вход— к второму информационному входу коммутирующего элемента и третьему входу форь"ирователя управляющих сигналов, четвертым входом соединенного с вы. ходами элементов И второй группы P2)..

1S

Недостаток известного устройства состоит в ограниченном классе решаемых задач из-за невозможности обмена между процессорами.

Цель изобретения - расширение клас са решаемых задач.

Поставленная цель достигается тем, что в устройство, содержащее группу блоков приоритета и матрицу коммутирующих элементов, причем первые и вторые информационные входы и выходы коммутирующего элемента i-й строки и j-ro столбца матрицы (i = 1, М;

23 4

1, N) являются соответственно

i-ми входом и выходом первой группы входов и выходов устройства и j-ми входом и выходом второй группы входо и выходов устройства, а вход разрешения и выход запроса коммутирующего элемента подключены соответственно к

j-ым выходу и входу i-ro блока приоритета группы, причем каждый коммутирующий элемент содержит формирователь управляющих сигналов, регистр адреса, два мультиплексора, триггер разрешения и триггер запроса, выход которого является выходом запроса коммутирующего элемента, выход первого мультиплексора и первый информационный вход второго мультиплексора являются соответственно первыми информационными выходом и входом коммутирующего элемента, выход BToporo мультиплексора и IlppBblA информационный вход первого мультиплексора являются соответственно вторыми информационными выходом и входом коммутирующего элемента, входы сброса триггера разрешения и триггера запроса соединены с выходом завершения цикла формирователя управляющих сигналов выход запроса и вход разрешения которого подключены соответственно к входу установки триггера запроса и выходу триггера разрешения, второй информационный вход коммутирующего элемента соединен с соответствующим входом группы входов команд формирователя управляющих сигналов, в каждый коммутирующий элемент матрицы введены два мультиплексора, причем третьи информационные вход и выход коммутирующего элемента

i-й строки и i-ro столбца матрицы подключены соответственно к четвертым информационным выходу и входу коммутирующего элемента i-й строки и (j-1)-го столбца матрицы,„третьи информационные вход и выход коммутирующего элемента i-й строки и первого столбца матрицы соединены соответственно с четвертыми информа" ционными выходами и входом коммутирующего элемента i-й строки и N столбца матрицы, причем в каждом коммутирующем элементе матрицы ад-ресный выход формирователя управляющих сигналов соединен через регистр адреса с адресными входами первого четвертого мультиплексоров, первые и вторые информационные входы треть3 1160423 ся входом разрешения коммутирующего элемента, причем формирователь управляющих сигналов коммутирующего элемента содержит узел приоритета, ЗО коммутатор, регистр, узел постоянной памяти, триггер занятости и элемент ИЛИ, при этом группы информационных входов коммутатора и узла приоритета соединены с группой входОв команд формирователя, группа вы- З5 ходов узла приоритета является группой выходов запрета формирователя и соединена с группой адресных входов коммутатора, выход которого подключен через регистр к входу узла по40

50 его и четвертого мультиплексоров подключены соответственно к первому и второму информационным .входам коммутирующего элемента, вторые информационные входы первого и второго мультиплексоров и третий информационный вход четвертого мультиплексоров соединены с третьим информационным входом коммутирующего элемента, третьи информаЦионные входы первого, второго и третьего мультиплексоров соединены с четвертым информационным входом коммутирующего элемента, группа входов команд формирователя управляющих сигналов соединена с третьим и четвертым информационными входами коммутирующего элемента, выходы второго, третьего и четвертого мультиплексоров, выход триггера разрещения, выход занятости и соответ"ствующие выходы группы выходов запрета формирователя управляющих сигналов образуют соответственно второй, третий и четвертый информационные выходы коммутирующего элемента, вход установки триггера разрешения являетстоянной памяти, первый и второй выходы которого являйтся соответственно выходом запроса и выходом завершения цикла формирователя, третий выход соединен с входом сброса триггера занятости и первым входом элемента ИЛИ, второй вход которого является входом разрешения формирователя, второй выход узла постоянной памяти соединен с входом, установки триггера занятости, вьжод которого является выходом занятости формирователя, четвертый выход узла постоянной памяти. и выход элемента ИЛИ образуют адресный выход формирователя.

На фиг, 1 представлена блок-схема предлагаемого устройства; на

6 фиг. 2 и 3 — функциональные схемы коммутирующего элемента и формирователя управляющих сигналов; на фиг. 4 - блок-схема алгоритма функционирования устройства; на фиг,5— функциональная схема узла приоритета.

Устройство содержит (фиг. 1) коммутирующие элементы 1 матрицы, группу 2 блоков 3 приоритета, шины 4 и

5 первых входа и выхода устройства, шины 6 и 7 вторых выхода и входа устройства, шины 8 и 9 первых выхода и входа, шины 10 и 11 третьих входа и выхода, шины 12 и 13 четвертых выхода и входа, шины 14 и 15 вторых входа и выхода и шины 16 и 17 выхода запроса и входа разрешения коммутирующего элемента 1.

Коммутирующий элемент 1 содержит (фиг. 2) первый, второй, третий и четвертый мультиплексоры 18-21, формирователь 22 управляющих сигналов, триггер 23 разрешения, триггер 24 запроса, шины 25 и 26 выходов завершения цикла и запроса формирователя 22, регистр 27 адреса, шина 28 адресного выхода, шины 29-31 группы выходов запрета, шина 32 выхода занятости, шина 33 входа разрешения формирователя 22.

Формирователь 22 управляющих сигналов содержит (фиг, 3) узел 34 приоритета, коммутатор 35, регистр.

36, узел 37 постоянной памяти, триггер 38 занятости и элемент ИЛИ 39.

Узел 34 приоритета содержит (фиг. 5) триггеры 40-42 направления обмена:, дешифраторы 43-45 номера коммутирующего элемента 1, элементы

И 46 и 46 и элемент ИЛИ 48.

Устройство работает следующим образом.

Организация связи между вычислительными машинами и внешними устройствами, вычислительными машинами, между собой осуществляется путем настройки коммутирующих элементов на различные варианты коммутации.

Наличие связей коммутирующего элемента 1 в строке с соседними (слева и справа) коммутирующйми элементами 1 позволяет при соответствующей настройке коммутирующих элементов 1 устанавливать связь потоков информации между вычислительными машинами комплекса и между вычислительными машинами и внешними устройствами через цепочки коммутирукщих элемен8

423

7 1160 тов 1 строки в случае частичного отказа соответствующего коммутирующего элемента 1.

Для разрешения конфликтных ситуаций, т.е. для того, чтобы в каждый момент времени в линии интерфейса с внешними устройствами (шины 4 и 5) в строке работал только один коммутирующий элемент 1 соответствующий блок 3 разрешает .работу с внешними 10 устройствами только одной вычислительной машине. Этот момент времени составляет время, необходимое на передачу байта информации или некоторого массива информации, т.е. обмен 15 информацией между вычислительной машиной и внешним устройством произво дится в мультиплексном или в монопольном режиме.

Рассмотрим процесс настройки ком20 мутирующего элемента 1. После включения устройства производится сброс в исходное состояние всех его элементов. Настройка коммутирующего (фиг. 4) элемента 1 осуществляется путем подачи команды настройки, которая может прийти по винам 10, 13 и 14. Команда настройки содержит два поля: первое поле содержит код адреса коммутирующего элемента 1, дешифрируежй одним из дешифраторов 43-45, второе поле — управляющий код настройки. В исходном состоянии триггеры 40-42 находятся в единичном состоянии и разрешают дешифрацию кода З адреса коммутирующего элемента 1; поступающего по шинам 14, 13 и 10.

Приоритетная схема на элементах И 46„

47 вьщеляет приоритетный запрос (наивысшим приоритетом обладает запрос 40 на шине 14). Затем в зависимости от вьщеленного запроса по шинам 29-31 соответственно выдаются сигналы (единичный сигнал — вьщеленному запросу) на шины 11, 12 и 15, При этом 45 единичное состояние сохраняет один из триггеров 40-42,.который соответствует вьщеленному приоритетному запросу, остальные триггеры 40-42 устанавливаются,в нулевое состояние.

Далее коммутатор 35 по адресу на шинах 29-31 разрешает прохождение с выделенного узлом 34 направления управляющего кода настройки (второго поля команды), который записывается в регистр 36 для считывания из узла

37 соответствующего кода адреса передачи информации; при этом устанавливается в единичное состояние триг. гер 38 занятости и по шине 32 выдается сигнал занятости в смежные комму" тирующие элементы по шинам 1 1, 12 и 15.

В зависимости от считанного из узла 37 памяти кода адреса передачи информации возможны два режима.

Первый режим — считанный код адреса передачи информации ориентирован на связь с внешними устройствами.

В этом случае по шине 26 устанавливается в единичное состояние триггер

24 запроса, сигнал с его выхода по шине 16 поступает в соответствующий блок 3. Блоки 3 приоритета предварительно централизованно настроены, т,е. устанавливаются приоритеты для каждого коммутирующего элемента 1 в строке. Блок 3 в случае поступления в него нескольких запросов от коммутирующих элементов 1 данной строки дает разрешение на использование интерфейса с внешними устрой. ствами старшему по приоритету и, устанавливает по шине 17 соответствующий триггер 23 разрешения в единичное состояние. Триггеры 23 и 24 остаются в единичном. состоянии все время работы .коммутирующего элемента 1.

Единичный сигнал с выхода триггера 23, выдаваемый по шине 33, осуществляет (через элемент ИЛИ 24) запись кода адреса передачи информации по шине

28 в регистр 27. Сигналы выхода регистра 27 поступают на адресные входы мультиплексоров 18-21, заведшая этап настройки на связь с внешними устройствами заданного коммутирующего элемента 1. Единичные сигналы на шинах 32 и 33 с выходов триггера 38 и триггера 23 являются сигналами разрешения к обмену для выбранного источника запроса и сигналами занятости остальньпк источникам запросов.

1 ,После окончания обмена вычислитель ной машиной посылается команда, осу ществляющая сброс триггеров 23, 24 и 38 и установку триггеров 40-42.

Второй режим - считанный код адреса передачи информации не ориенти-. рован на связь с внешним устройством.

В этом случае (фиг, 4) считанный из узла 37 код адреса передачи информации по шине 28 заносится в регистр

27 и коммутирующий элемент 1 настроен на соответствующий вариант передачи информации. После окончания

1160423

Фиг. 1 обмена вычислительной машиной, осуществляющей настройку коммутирующего элемента, посылается команда, осуществляющая сброс триггера 39 коммутирукицего элемента 1 и установку 5 триггеров 40-42.

Возможно подключение к одной вычислительной машине всех внешних устройств, в этом случае вычислительная машина направляет адрес за адресом коммутирующих элементов, устанавливая соответствующий маршрут для параллельной выдачи информации во все внешние устройства или последовательно подключая внешние устройства .> в режиме обмена.

Таким образом, предлагаемое устройство позволяет организовать обмен информацией между вычислительными машинами по типу "каждая с каждой", кроме того, одновременно организовать обмен между вычислительными машинами и внешними устройствами и вычислительных машин между собой, организовать обмен между вычислительными машинами и внешними устройствами через другие коммутирующие элементы, существенно расширяет класс решаемых задач, область его испольэовавания, повышает надежность и производительность вычислительной сис-, темы.

1160423

1160423

1160423

Составитель А.Шуляпов

Редактор Г. Волкова Техред Л. Коцюбняк Корректор О. Тигор .Ы

Заказ 3780/47 Тираж 7!О Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент™, r.ужгород, ул.Проектная, 4