Устройство для вычисления функции @

 

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ Z -4 хЧ .содержащее первый и второй коммутаторы, сумматор , первый регистр и схему сравнения , отличающееся тем, что, с целью повышения быстродействия , в него введены с третьего по шестой коммутаторы, первый и второй квадраторы, второй регистр, с первой по четвертую группы элементов И, схема сравнения с нулем, блок извлечения квадратного корня, реверсивньй счетчик, блок анализа и блок синхронизации, причем сумматор выполнен в виде сумматора-вьиитателя , первые информационные входы первого и второго коммутаторов сое динены соответственно с входом первого аргумента устройства и выходом ;первого квадратора, вход которого соединен с входом второго аргумента устройства, вход пуска которого подключен к входу пуска блока синхронизации , первьй выход которого соединен с первыми управляющими входами с первого по третий коммутаторов и первыми входами элементов И первой и второй групп, второй выход блока синхронизации соединен с вторыми управляющими входами первого и второго коммутаторов и первым управляющим входом четвертого коммутатора , третий выход блока синхронизации соединен с первыми входами элементов И третьей и четвертой групп, четвертьм выход блока синхронизации соединен с третьим управляющим входом второго коммутатора и вторыми управляющими входами третьего и четвертого коммутаторов, выход первого коммутатора через второй квад-, ратор соединен с первым информационным входом третьего коммутатора, выход которого соединен с первым ин (Л формационным входом сумматора-вычитателя , выходы разрядов которого соединены с вторыми входами соответствующих элементов И первой группы и первым и вторьм информационными . входами четвертого коммутатора, выход которого соединен с информационным входом второго регистра, выходы ф разрядов которого соединены с вторым О) информационным вхрдом третьего коммутатора и вторыми входами соответствующих элементов И третьей N5 группы, выходы которых соединены с первой группой входов схемы сравнения , вторая группа входов которой соединена с выходами элементов И четвертой группы, вторые входы эле- . ментов И которой соединены с выходами младших разрядов первого регистра и первым информационным входом пятого коммутатора, второй информационный вход которого соединен с выходами старших разрядов первого

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (!9) (Ill

4(g() G 06 F 7/544

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ . ""- - .:. ) (21) 3691362/24-24 (22) 16.01.84 (46) 07 07 85. Бюл. Н 25 (72) А.В. Пархоменко, Л.Б. Авгуль, С.Н. Макареня, В.Л. Смирнов, В.В. Витер и В.А. Мищенко (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

1(624238, кл, G 06 F 7/20, 1976.

2. Авторское свидетельство СССР

У 943718, кл. G 06 F 7/552, 1980 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИИ ФУНКЦИИ К е ю*+ ),ñîäåðèàùåå первый и второй коммутаторы, сумматор, первый регистр и схему сравнения, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены с третьего по шестой коммутаторы, первый и второй квадраторы, второй регистр, с первой по четвертую группы элементов И, схема сравнения с нулем, блок извлечения квадратного корня, реверсивный счетчик, блок анализа и блок синхронизации, причем сумматор выполнен в виде сумматора-вычитателя, первые информационные входы первого и второго коммутаторов соединены соответственно с входом первого аргумента устройства и выходом первого квадратора, вход которого соединен с входом второго аргумента устройства, вход пуска которого подключен к входу пуска блока синхронизации, первый выход которого соединен с первыми управляющими . входами с первого по третий коммутаторов и первыми входами элементов И первой и второй групп, второй выход . блока синхронизации соединен с вторыми управляющими входами первого и второго коммутаторов и первым управляющим входом четвертого коммутатора, третий выход блока синхронизации соединен с первыми входами элементов И третьей и четвертой групп, четвертый выход блока синхронизации соединен с третьим управляющим входом второго коммутатора и вторыми управляющими входами третьего и четвертого коммутаторов, выход первого коммутатора через второй квадратор соединен с первым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом сумматора-вычи-. тателя, выходы разрядов которого соединены с вторыми входами соответствующих элементов И первой группы и первым н вторым информационными входами четвертого коммутатора, выход которого соединен с информационным входом второго регистра, выходы разрядов которого соединены с вторым информационным вхрдом третьего коммутатора и вторыми входами соот- ветствующих элементов И третьей группы, вьмоды которых соединены с первой группой входов схемы сравнения, вторая группа входов которой соединена с выходами элементов И четвертой группы, вторые входы элементов И которой соединены с выходами младших разрядов первого регистра и первым информационным входом пятого коммутатора, второй информационный вход которого соединен с выходами старших разрядов первого

1 1 66102

1регистра и входом схемы сравнения с нулем, прямой выход которой соединен с первым управляющим входом пятого коммутатора и управляющим входом блока извлечения квадратного корня, выходы разрядов которого соединены с вторыми входами соответствующих элементов И второй группы, вьыоды которых соединены с информационным входом реверсивного счетчи- . ка, выход которого соединен с первым и вторым информационными входами .шестого коммутатора и втбрым и третьим информационными входами второго коммутатора, выход которого соединен с вторым информационным входом сумматора-вычитателя, инверсный выход схемы сравнения с нулем соединен с вторым управляющим входом пятого .коммутатора и первым управляющим входом шестого коммутатора, выход которого является выходом устройства.

2. Устройство по п. 1, о т л ич а ю щ е е. с я тем, что блок анализа содержит триггер, два элемента ,.задержки и с первого по пятый эле,менты И, прямой и инверсный выходы триггера соединены с первыми входаИзобретение относится к вычисли тельной технике и может быть исполь-зовано в системах обработки в реальном времени, где требуется опреде.лить расстояние по заданным координатам на плоскости или в йространстве либо амплитуды комплексных сигналов, например, в цифровых спект:.. роаналиэаторах.

Известно устройство, обеспечиваю- 10 щее.опреДеление величины корня квадратного из суммы квадратов двух ве" личин f1) .

Однако это устройство имеет малую точность. 15

Наиболее близким по технической сущности к предложенному является устройство извлечения квадратного корня из суммы квадратов, содержащее два блока элементов И-ИЛИ, два ð компаратора, регистр сдвига на один ми соответственно первого и второго элементов И, вторые входы которых соединены с выходами соотве."ственно первого и второго элементов задержки, инверсные выходы первого и второго элементов И соединены с первыми входами соответственно третьего.и четвертого элементов И, первый и второй входы пятого элемента И соединены с прямыми выходами соответственно первого и второго элементов

И, вход установки в "0" триггера соединен с инверсным выходом схемы сравнения, вторым входом четвертого элемента И и входом первого элемента задержки, вход установки в "1" триггера соединен с прямым выходом схемы сравнения, втбрым входом третьего элемента И, входом второго элемента задержки, управляющим входом сумматора-вычитателя и входом разрешения блока синхронизации, вход останова которого соединен с выходом пятого элемента И и вторым управляющим входом шестого коммутатора, выходы третьего и четвертого элементов- И соединены с входами соответственно суммирования и вычитания реверсивного счетчика. разряд вправо блок памяти два умножителя, сумматор $2$.

Недостатками известного устройства являются невысокое быстродействие и наличие относительной погрешности в пределах 0,8-1,4Х.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство для вычисления функции Я=- К*фу еацернащее первый и второй коммутаторы, сумматор, первый регистр и схему сравнения, дополнительно введены с третьего по шестой коммутаторы, первый и второй квадраторы, второй регистр, с пер- . вой по четвертую группы элементов

И, схема сравнения с нулем, блок извлечения квадратного корня., реверсивный счетчик, блок анализа и блок синхронизации, причем сумматор вы1166 1 02

55 полнен в виде сумматора-вычитателя, первые информационные входы первого и второго коммутаторов соединены соответственно с входом первого аргумента устройства и выходом первого квадратора, вход которого соединен с входом второго аргумента устройст,. ва, вход фтуска которого подключен к входу пуска блока синхронизации, первый вьиод которого соединен с первыми управляющими входами с пер-вого по третий коммутаторов и первыми входами элементов И первой и второй групп, второй выход блока синхронизации соединен с вторыми управляющими входами первого и второго коммутаторов и первым управляющим входом четвертого коммутатора, третий выход блока синхронизации соединен с первыми входами элементов И третьей и четвертой групп, четвертый выход блока синхронизации соединен с третьим управляющим входом второго коммутатора и вторыми управляющими входами третьего и четвертого коммутаторов, выход первого коммутатора через второй квадратор соединен с первым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом сумматора-вычитателя, выходы разрядов которого соединены с вторы" ми входами соответствующих элемен= тов И первой группы и первым и вторым информационными входами четвертого коммутатора, выход которого соединен с информационным входом второго регистра, выходы разрядов которого соединены с вторым информационным входом третьего коммутатора и вторыми входами соответствующих элемен- . тов И третьей группы, выходы которых соединены с первой группой входов схемы сравнения, вторая группа входов которой соединена с выходами элементов И четвертой группы, вторые входы соответствующих элементов И, которой соединены с выходами младших разрядов первого регистра и первым информационным входом пятого коммутатора, второй информационный вход которого соединен с выходами старших разрядов первого регистра и входом схемы сранения с нулем, прямой выход которой соединен с первым управляющим входом пятого ком.мутатора и управляющим входом блока извлечения квадратного корня, выходы

4 разрядов которого соединены с вторыми входами соответствующих элементов.

И второй группы, выходы которых соединены с информационным входом реверсивного счетчика, выход которого . соединен с первым и вторым информационными входами шестого коммутатора и вторым и третьим информационными входами второго коммутатора, выход которого соединен с вторым информа" ционным входом сумматора-вычитателя, инверснь1й выход схемы сравнения с нулем соединения с вторым управляющим входом пятого коммутатора н первым управляющим входом шестого коммутатора, выход которого является выходом устройства.

Кроме того, блок анализа содержит триггер, два элемента задержки и с первого по пятый элементы И, прямой и инверсный выходы триггера соединены с первыми входами соответственно первого и второго элементов

И, вторые входы которых соединены с выходами соответственно первого и второго элементов задержки, инверсные выходы первого и второго элементов И соединены с первыми входами соответственно третьего и четвертого элементов И, первый и второй входы пятого элемента И соединены с прямыми выходами соответственно первого и второго элементов И, вход установки в "О" триггера соединен с инверсным выходом схемы сравнения, вторым входом четвертого элемента И и входом первого элемента задержки, вход установки в "1" триггера соединен с прямым выходом схемы сравнения, вторым входом третьего элемента И, входом второго элемента задержки, управляющим входом сумматоравычитателя и входом разрешения блока синхронизации, вход останова которого соединен с выходом пятого элемента И и вторым управляющим входом шестого коммутатора, выходы третьего и четвертого элементов И соединены с входами соответственно суммирования и вычитания реверсивного счетчика.

На фиг. 1 дана блок-схема уст3 ройства, на фиг. 2 — вариант конструкции блока анализа.

Устройство содержит входы 1 и 2 аргумента, входы 3 и 4 управления коммутатора 5, квадратор 6, выходы 7 коммутатора и 8 квадратора, входы 9

5 11661 квадратора, входы 10-13 коммутатора„ квадратор 14, коммутатор 15, входы 16 и 17 коммутатора 18, сумматорвычитатель 19, вход 20 управления, выход 21 сумматора-вычитателя, входы 22-24 группы элементов И 25 и коммутатора 26, регистры 27 и 28, выходы 29"31 регистров, входы 32"35 схемы 36 сравнения с нулем, коммутатор 37, группу элементов И 38 10 ,и 39, выходы 40 и 41 схемы сравнения с нулем, схему 42 сравнения, входы

43-46 блока 47 извлечения квадратного корня и блока 48 анализа, вход

49. группы элементов И, выходы 50-53 15 блока анализа, группу элементов

И 54, реверсивный счетчик 55 с входами 56 и 57 и выходом 58, входы блока 59-61 синхронизации, коммутатор 62, блок 63 с выходами 64-67. . 20

Блок анализа содержит триггер 68, элементы 69 и 70 задержки, элементы И 71-75. Выходы блока 63 синхронизации имеют следующую логику подключения: 64-3, 11, 16, 22, 49, 25

65-4, 12, 23, 66-34, 35; 67-13, 17 24.

Работа устройства основана на следующем алгоритме. Пусть 2 . разрядность подкоренного выражения. 50 .Предлагается извлекать корень табличным путем только из И старших разрядов подкоренного выражения и затем при необходимости корректировать результат либо извлекать табличным путем корень из и младших разрядов, если старшие разряды равны О.

Коррекция разрядов основывается 40 на следующем: существует интервал, Сг) значений подкоренного выражения, в пределах которого в силу ограничений (Д -разрядные значения аргументов), значение корня 45 является одним и тем же с точностью до младшего разряда аргументов и определяется

Й . / (1) 50 г= +1 г если Z - приближенное значение корня из И старших разрядов подкоренного выражения и Z -квадрат. этого 55 г значения, то на основе выражений (1) возможно определить границы достоверности Е и если исходное

02 6 подкоренное значение находится в этом интервале г 1- 1- г то процесс вычисления заканчивается, в противном случае существует связь между найденными границами неверного приближения (,, 3, fv границами точного результата g (К1, I? связь между границами определяется преобразовывая выражения (2) и (3) учитывая, что все значения границ содержат одинаковые и старших разрядов и их .численные значения мож- но рассматривать только в пределах

11 младших разрядов

l

1г11 м 1 6гь мл к Е х; =1

1 !

g,n n E,пма — +

Анализ выражений (4) и (5) показывает, что можно оперировать только с (1 -1) старшими разрядами f1 младших разрядов значений границ, что позволит значительно сократить разрядность регистрового и дополнительного оборудования, если М:4— подкоренное значение и K4 > 5>, найденного в соответствии с выражением (1), то на основании (4) начинается последовательный процесс суммирования 8z,со значением приближенного увеличенного на единицу, причем в каждом цикле приближенное значение увеличивается на единицу. Точным значением корня будет последнее наращиваемое значение у когда сумма превысит или станет равной подкоренному значению, если 4 7", Z4,81 г То коРРекдиЯ L г результата отличается тем, что из происходит вычитание значения g уменьшенного на единицу, причем в каждом цикле значение, уменьшается, на единицу до тех пор, пока 24 a f г

7 11661 не станет больше или равно разности.

Число циклон зависит от величины старших. я разрядов и является максимальным, когда она равна "1". Поэтому целесообразно первое приближение брать в середине интервала возможных значений, что уменьшит число шагов. Метоцом времяструктурной оп-тимизации устройства является варьирование числом старших разрядов 10, из 2 n, на основе которых определяется первое приближение. результата.

В качестве примера рассмотрим работу устройства при И = 11 (разрядность аргументов). Аргументы, с 15 приходом сигнала разрешения на вход 59 .блока 63 поступают на входы 1 и 2 устройства, а на входы 3 и 11 — сигнал с выхода 64 ° В результате первый аргумент с выхода 7. . 20 коммутатора 5 поступает на вход 9 квадратора 14, а квадрат второго аргумента с выхода 8 квадратора 6 на входы 10 коммутатора 15. Квадра, тор 14 возводит в квадрат первый 25 аргумент и по управляющему входу .

16 коммутатора 18 коммутирует данное значение на сумматор-вычитатель 19, куда поступает также квадрат второго аргумента с выхода коммута- ЗО тора 15. Сумматор-вычитатель, установленный по входу 20 на суммирование, производит суммирование и значе." ние суммы поступает на элементы

И 25, а с его выхода записывается в первый регистр 27. Пусть там находится число 3969, двоичный код кото-. рого 0000000000111110000001. Анализ 11 старших разрядов с первого выхода 29 по входу 32 схемы 36 опре- «» . деляет наличие "0" и "1" на инверсном 40 и прямом 41 его выходах.

Поэтому значение 11 старших разрядов поступает через коммутатор

37 на информационный вход.44 блока

47. На управляющем входе 43 логическая единица и поэтому на выходе

47 получаем приближенное значение корня, которое возможно придется корректировать. Это значение по управляющему входу 49 через блок 54

02 8 поступает на вход реверсивного счетчика 55, а с его выхода — на входы коммутаторов 5 и 15. С приходом второго управляющего сигнала с выхода 65 на управляющие входы

4, 12 и 23 в регистр 28 через коммутатор 26 поступает значение верх, ней границы интервала в соответствии с выражением (1) . Для данного значения интервал точных значений корня меняется от 46 до 63. Пусть .. первое приближение равно середине этого интервала, т.е., = 55. Значение 10 старших разрядов 11 мпадших разрядов верхней границы для

X = 55, 0 = 1000000100, а значение

10 старших разрядов 11 младших подкоренного выражения 2 =1111000000.

Эти значения с подачей третьего управляющего сигнала с выхода 66 на входы 34 и 35 поступают через элемент 38 и 39 на схему 42 сравнения.

Управляющие сигналы с выходов 50 и

53 соответственно увеличивают содержимое счетчика 55 на единицу и устанавливают сумматор-вычитатель на суммирование. С приходом управляющего сигнала с выхода 67 на входы 13

17 и 24 начинается процесс наращивания значения верхней границы в соответствии с выражением (4), а с приходом управляющего сигнала с выхода 66 ее сравнение с содержимым регистра 27 ° Такая поочередная подача управляющих сигналов с вы" ходов 67 и 66 продолжается до тех, пока Е 4 К - Это наступит, когда

2 содержимое счетчика 55 станет равным 63 так как содержимое регистров 27 и 28 станет равным между собой. Логический сигнал с выхода

52 блокирует работу блока 63 и разрешает выдачу содержимого 55 по информационным входам коммутатора

62 на выход устройства.

Таким образом, быстродействие предлагаемого устройства возросло в 1,6 раза и обеспечена точность результата в пределах разрядной сетки аргументов.

1 166 (02

true. 1

1166102

Составитель А. Зорин

Редактор Г.Волкова Техред A.Áàáèíeö Корректор О.Тигор

Тираж 710. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Заказ 4310/43

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Устройство для вычисления функции @ Устройство для вычисления функции @ Устройство для вычисления функции @ Устройство для вычисления функции @ Устройство для вычисления функции @ Устройство для вычисления функции @ Устройство для вычисления функции @ 

 

Похожие патенты:

Изобретение относится к области вычислительной техники и может быть использовано при разработке специализированной аппаратуры АСУ оперативного звена ВПВО при решении задачи распознавании оперативно-тактических ситуаций

Изобретение относится к автоматике и вычислительной технике и может быть использовано для обработки сигналов, представленных в кодовой и широтно-импульсной формах

Изобретение относится к аналоговым вычислительным устройствам и может быть использовано для возведения значения сигнала в степень

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях для решения задач, содержащих цифровую обработку сигналов и изображений

Изобретение относится к системам обработки данных, которые осуществляют арифметические операции

Изобретение относится к цифровой вычислительной технике и может быть использовано в качестве периферийного процессора для выполнения операций вращения вектора в трехмерном пространстве

Изобретение относится к вычислительной технике и может быть использовано в устройствах кодирования звука

Изобретение относится к вычислительной технике и предназначено для построения на его основе специальных ЭВМ

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных, управляющих и моделирующих системах как общего, так и специального назначения, использующих мультипликативные алгоритмы вычисления функций, преобразования координат, поворота вектора

Изобретение относится к вычислительной технике и предназначено для построения на его основе специализированных ЭВМ

 

Наверх