Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый, второй и третий сдвиговьге регистры, первый, второй и третий сумматоры-вычислители, первый и второй коммутаторы, причем выходы младших разрядов первого, второго и третьего сдвиговых регистров соединены с первыми входами операндов соответственно первого, второго и третьего сумматоров-вычитателей, выходы первого, второго и третьего сумматоров-вычитателей соединены с информационными входами соответственно первого, второго и третьего сдвиговых регистров, разрядные выходы первого и второго.сдвиговых регистров соединены с входами соответственно первого и второго коммутаторов , второй вход операндов третьего сумматора-вычитателя соединен с информационным входом устройства, выход первого сумматора-вычитателя соединен с информационным выходом устройства , отличающееся тем, что., с целью расширения функцирнальных возможностей устройства за счет умножения и деления координат вектора на константу, устройство содержит четвертый и пятьй сдвиговые регистры, -коммутаторы с третьего по седьмой, четвертый сумматор-вычитатель , вычитатель, элемент задеряаси и блок управления, содержащий дешифратор , первый, второй и третий триггеры , генератор тактовых импульсов, двоичный счетчик, первый и второй элементы 2-2И-ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вьгход которого соединен с нулевым входом первого триггера, единичный вход которого соединен с выходом генератора тактовых импульсов и тактовым входом двоичного счетчика, счетный вход которого соединен с еди (Л ничным выходом первого триггера, сине хронизирующим входом второго триггера и первым входом первогр элемента 2-2И-ИЛИ, второй вход которого соединен с выходом второго элемента 2-2И-ИЛИ, первьп вход которого соединен с первым выходом дешифратора, второй выход которого соединен со ьтоо: рым входом второго элемента 2-2И-ИЛИ, нулевой выход первого триггера соедио нен с третьим входом первого элемента 2-2И-ИЛИ и с синхронизирующим входом третьего триггера, единичный вход которого соединен .с третьим выходом дешифратора и с единичным входом второго триггера, единичный выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с единичным выходом третьего триггера и с четвертым входом первого элемента 2-2И-ИЛИ, причем первый единичный выход первого триггера соединен с управляющими

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕО 1ИХ

РЕСПУБЛИК () ) () )) 0 А (5!)4 С 06 F 7/544

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ фсг.- =:.-. -., ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц -. 3

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3645817/24-24 (22) 27.09.83 (46) 15.07..85. Бюл. № 26 (72) В.Н. Синенко, Е.И. Духнич, В.Д. Бартошевский, В.В, Владимиров и Б.К. Орлов (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР № 445042, кл. G 06 F 7/38, 1974.

2. Парини. Система ЛИВИК для решения сложных навигационных задач.—

"Электроника", 1966, № 13, с. 30-33 (прототип). (54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый, второй и третий сдвиговые регистры, первый, второй и третий сумматоры-вычислители, первый и второй коммутаторы, причем выходы младших разрядов первого, второго и третьего сдвиговых регистров соединены с первыми входами операндов соответственно первого, второго и третьего сумматоров-вычитателей, выходы первого, второго и третьего сумматоров-вычитателей соединены с информационными входами соответственно первого, второго и третьего сдвиговых регистров, разрядные выходы первого и второго. сдвиговых регистров соединены с входами соответственно первого и второго коммутаторов, второй вход операндов третьего сумматора-вычитателя соединен с информационным входом устройства, выход первого сумматора-вь;читателя соединен с информационным выходом устройства, о т л и ч а ю щ е е с я тем, что., с целью расширения функцирнальных возможностей устройствà за счет умножения и деления координат вектора на константу, устройство содержит четвертый и пятый сдвиговые регистры, коммутаторы с третьего по седьмой, четвертый сумматор-вычитатель, вычитатель, элемент задержки и блок управления, содержащий дешифратор, первый, второй и третий триггеры, генератор тактовых импульсов, двоичный счетчик, первый и второй элементы 2-2И-ИЛИ и элемент ИСКЛ)0ЧАЮЩЕЕ ИЛИ, выход которого соединен с нулевым входом первого триггера, единичный вход которого соединен с выходом генератора тактовых импульсов и тактовым входом двоичного счетчика, счетный вход которого соединен с единичным выходом первого триггера, синхронизирующим входом второго тригге- ра н первым входом первого элемента

2-2И-ИЛИ, второй вход которого соединен с выходом второго элемента

2-2И-ИЛИ, первый вход которого соединен с первым выходом дешифратора, второй выход которого соединен со ыто" рым входом второго элемента 2-2И-ИЛИ, нулевой выход первого триггера соединен с третьим входом первого элемента 2-2И-ИЛИ и с синхронизирующим входом третьего триггера, единичный вход которого соединен,с третьим выходом дешифратора и с единичным входом второго триггера, единичный выход которого соединен с первым входом элемента ИСКЛЮЧАКМ 1ЕЕ ИЛИ, второй вход которого соединен с единичным выходом третьего триггера и с четвертым входом первого элемента 2-2И-HJIII, причем первый единичный выход первого триггера соединен с управляющими

1167604

К=1- +у °

Й = arctg у„ /х„, входами четвертого, пятого, шестого и седьмого коммутаторов, выход первого элемента 2-2И-ИЛИ соединен с управляющими входами первого, второго и третьего сумматоров-вычитателей, еди-., ничный выход третьего триггера соединен с управляющим входом четвертого сумматора-вычитателя, первый вход дешифратора соедйнен с выходом второго сумматора-вычитателя, второй вход дешифратора соединен с выходом третьего сумматора-вычитателя, третий вход дешифратора соединен с выходом вычитателя, разрядные выходы двоичного счетчика соединены с управляющими входами первого, второго и третьего коммутаторов, третий и четвертый входы

I второго элемента 2-2И-ИЛИ соединены с управляющими входами устройства, причем разрядные выходы четвертого сдвигового регистра соединены с информационным входом третьего коммутатора, выход которого соединен со входом элемента задержки Ъ первым информационным входом седьмого коммутатора, выход которого соединен с первым входом операнда четвертого сумматора-

Изобретение относится к вычислительной технике и предназначено для построения на его основе специализи= рованных .ЦВМ.

Известно арифмитическое устройство работающее с информацией, представленной в виде векторов, предназначенное для решения задач, содержащих большое количество тригонометрических функций 10

Наиболее близким к предлагаемому по технической сущности является устройство 12), работающее по алгоритму Волдера

15 где (, = sign 6, для вычисления значений у = k(y cos Р+ х sin ×);

20 х 1с(х cos 9 — y„sin% ) (2) вычитателя, выход которогп соединен с первым информационным входом шестоF0 коммутатора и перньпч входом операнда вычитателя, второй вход операнда которого соединен с выходом младшего разряда пятого сдвигового регистра и его информационным входом, выход шестого коммутатора соединен б информационным входом четвертого сдвигоного регистра, выход младшего разряда которого соединен сп вторым информационным входом шестого коммутатора и вторым входом операнда четвертого сумматора-вычитателя, второй информационный вход седьмого коммутатора соединен с выходом элемента задержки, выходы первого и второго коммутаторов соединены соответственно с первыми информационными входами четвертого, пятого коммутаторов и вторыми информационными входами четвертого и пятого коммутато— ров, выходы четвертого и пя— того коммутаторов соединены со вторыми входами операндов соответственно первого и второго сумматоров — вычитателей. или = sign у для соотношений

1 где х„, у„ — координаты вектора, повернутые на угол Gl

arctg 2 " константы (i

2, 3, ... n), Недостатком известных устройств является изменение масштаба представления переменных (коэффициент k 1), что приводит к усложнению программирования.

Целью изобретения является расширение функциональных возможностей устройства за счет вычисления выражений вида

А у = — (y cos + x„sing ); х = у(х,cos P — y sin9 ) нли (4) 9 = alctg v„ /х, 3 167604 4 ра, второй выход которого соединен со вторым входом второго элемента .2-2И-ИЛИ, нулевой выход первого триггера соединен с третьим входом первого элемента 2-. 2И-ИДИ н с синхроПри Z = k устройство позволяет производить умножение координат на

\ число А с компенсацией изменения масштаба, а при А = k — Š— деление координат вектора на константу

1О

Z(Z А).

Поставленная цель достигается тем, -что в вычислительное устройство, содержащее первый, второй и третий сдвиговые регистры, первый, второй

;и третий сумматоры-вычитатели, первый и второй коммутаторы, причем выходы младших разрядов первого, второго и третьего сдвиговых регистров соединены с первыми входами операн20 дов соответственно первого, второго и третьего сумматоров-вычитателеи

S выходы первого, второго и третьего сумматоров-вычитателей соединены с информационными входами соответ25 ственно первого, второго и третьего сдвиговых регистров, разрядные вы- ходы первого. и второго сдвиговых регистров соединены с входами соот ветственно первого и второго коммутаторов, второй вход операндов третьего сумматора-вычитателя соединен с информационным входом устройства, выход первого сумматора-вычитателя соединен с информационным вы- 35 ходом устройства, дополнительно введены четвертый и пятый сдвиговые регистры, коммутаторы с третьего по седьмой, четвертый сумматор-вычитатель, вычитатель, элемент задержки 4О и блок управления, содержащий дешифратор, первый, второй и третий триггеры, генератор тактовых импульсов, двоичный счетчик, первый и второй элементы 2-2И-ИЛИ и элемент ИСКЛЮЧА- 45

ЮЩЕЕ ИЛИ, выход которого соединен с нулевым входом первого триггера, единичный вход которого соединен с выходом генератора тактовых импульсов и тактовым входом двоичного счет-5О чика, счетный вход которого соединен с единичным выходом первого .триггера, синхронизирующим входом второго триггера и первым входом первого элемента 2-2И-ИЛИ, второй вход которого 55 . соединен с выходом второго элемента 2-2И ИЛИ, первый вход которого соединен с первым выходом дешифратонизирующим входом третьего триггера, единичный вход которого соединен с третьим выходом дешифратора и с единичным входом второго триггера, единичный выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, второй вход которого соединен с единичным выходом третьего триггера и с четвертым входом первого элемента 2-2И-ИЛИ, причем первый единичный выход первого триггера соединен с управляющими входами четвертого, пятого, шестого и седьмого коммутаторов, выход первого элемента

2-2И-ИЛИ соединен с управляющими входами первого, второго и третьего сумматоров-вычитателей, единичный выход третьего триггера соединен с управляющим входом четвертого сумматора-вычитателя, первый вход дешифратора соединен с выходом втоf рого сумматора-вычитателя, второй вход дешифратора соединен с выходом третьt.ro сумматора-вычитателя, третий вход дешифратора соединен с выходом вычитателя, разрядные выходы двоичного счетчика соединены с управляющими входами первого, второго и третьего коммуатторов, третий и четвертый входы второго элемента 2-2И-ИЛИ соединены с управляющими входами устройства, причем разрядные выходы четвертого сдвигового регистра соединены с информационным входом третьего коммутатора, выход которого соединен со входом элемента задержки и первым информационным входом седьмого коммутатора, выход которого соединен с первым вхо- . дом операнда четвертого сумматора-вычитателя, выход которого соединен с первым информационным входом шестого коммутатора и первым входом операнда вычитателя, второй вход операнда которого соединен с выходом младшего разряда пятого сдвигового регистра и его информационным входом, выход шестого коммутатора соединен с информационным входом четвертого сдвигового регистра, выход младшего разряда которого соединен со вторым информационным входом шестого коммутатора и вторым входом операнда четвертого сумматора-вычитателя, второй информа1167604 6

-ii2 х*;„+ ; 2

I у*;,, + 2

1-1

sign(A — Z х:".

199

y+ при

1 91

z* ° г1

111

) ° х „

1 11

1»

50

* °

Х,, — Х;+, " ; г, Е*141 9 1 = l где (;= sipn 6; для вычислений (3) 55 и ; = sign у„ - для вычислений (4).

Для каждой итерации выполняется два шага вычислений. На первом шаге ционный вход седьмого коммута".ора соединен с выходом элемента задержки, выходы первого и второго коммутато- . ров соединены соответственно с первьгми информационными входами четвертого, пятого коммутаторов и вторыми информационными входами четвертого и пятого коммутаторов, выходы четвертого и пятого коммутаторов соединены со вторыми входами операндов соответ-10 ственно первого и второго сумматоров.вычитателей.

На фиг. 1 представлена структурная схема вычислительного устройства; на фиг. 2 — структурная схема блока 15 управления; на фиг. 3 — алгоритм работы устройства.

Устройство (фиг, 1) содержит с первого по пятый сдвиговые регистры 1 — 5, с первого по седьмой ком- 20 мутаторы 6 — 12, с первого по четвертый сумматоры-вычитатели 13 — 16, вычитатель 17, элемент задержки 18, информационный вход 19, выходы и входы 20 — 25 блока управления, блок 25 управления 26.

Блок управления (фиг. 2) содержит дешифратор 27, первый, второй и третий триггеры 28 — 30, первый и второй элементы 2-2И-ИЛИ 31 и 32, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 33, генератор тактовых импульсон 34 и двоичный счетчик 35.

Работу устройства можно описать итерационным алгоритмом

x*- „=х -у (2

У» » =У»

Z+»»4Zj9

9;9; = 6;- » W„

-1-2 ), . = sign (A — Z„ - „ Е 2 ); (режим вращения) реалнзук>т1 я соотношения (5), а на т:тором шаге (режим масштабирования) - соотношения (6), которые описывают изменение масштаба координат вектора с проверкой сходимости итерационного процесса (проверка равенства я, = г; ) .

При вычислении соотношения (3) устройство работает следующим образом.

Текущие значения координат х„, у„. и угла Д; хранятся н регистрах 1 — 3 соответственно, текущее значение делителя Е„ хранится н регистре 4, а множителя А — н регистре 5. С началом очередной итерации коммутаторы

6 — 8 соединяют свои входы с выходами соответствующих регистров так, чтц.на выходах коммутаторов 6 и 7 при сдвиге информации н регистрах появляются операнды, сдвинутые на (i — 2) разряда, а коммутатора 8— сдвинутые на, (i + 2) разряда. На выходе элемента задержки 18 появляется значение Z, сдвинутое íà (i + 1) разрядов. Блок управления вырабатывает сигналы по алгоритму, представленному на фиг ° 3.

В режиме вращения на выход 21 блока управления подается сигнал, по которому коммутаторы 9, 10, 12 соединяют входы коммутаторов б — 8 со. входами сумматоров-вычитателей

14, t3 16 соответственно, коммутатор 11 соединяет выход регистра 4 с его входом, На выходе 20 и 22 подаются сигналы ; и г; . На вход 19 подается значение Ж;. Устройство реализует вычисления (5), причем на выходах сумматоров-вычитателей 13 — 16 получаются значения х" „, у*„ »

8 1 +1, (Z» + г; Z12 2 ) соответственно, а на выходе вычислителя 17 значение (А — Z1 — tl Z< 2 ), которое вместе со значением 8 1+1 с выхода сумматора-вычитателя 15 подается на входы 25 и 24 блока управления для определения операторов 1, и г соответственно. Значения у . х „9», Е*»«, 6, 91 записываются н свои регистры. В блоке управления происходит сравнение операторов Я; и, и в случае их равенства н режиме масштабирования реализуются вычисления (6). При этом на выход блока управления 26 подается сигнал, по которому коммутаторы 9, t0, 12 соединяют выходы коммутаторов 6 и 7 и элемента задержки 18 со нходами

7 116760 сумматоров-вычитателей 14, 13, 16 соответственно, а коммутатор 11 со-. единяет выход сумматора-вычитателя 16 со входом регистра 4, Вход 19 закрыт.

На выходы 20 и 22 блока управления значение оператора и на выходах ! сумматоров-вычитателей 13 — 16 получаются значения х 1, у +„, 9„

Z +, которые записываются в соответствующие регистры. С выхода вы- 10 числителя 17 разность (А-2 1 ) подается через вход 25 в блок управления 26 для выработки сигнала

При отсутствии равенства %; = g режим масштабирования не выполняется. 15

Итерации повторяются до заданного количества. При выполнении операции (4) арифметическое устройство работает аналогичным образом с той разницей, что значение ; получается щ как функция знака координаты у", значение которой снимается в блок управления по входу 23. Для управления коммутаторами 6 - 8 с выхода блока управления снимается сигнал, д соответствующий номеру итерации i.

После выполнения всех операций поворота вектора значения координат получаются умноженными на число А

1 или поделенными на Z без дополнитель-ЗО ного удлинения в k раз.

Для формирования сигнала в режиме вращения на входы 23 и 24 дешифратора 27 знака операнда (ДС) пода4 S ется значение у, и 0< соответственно. В зависимости от того, какая операция выполняется (3) или (4) с выхода логической схемы снимается сигнал, соответствующий знаку 6, или у; .

В блоке управления триггер 28 задает режим работы устройства: "вращение" — на выход 21 логическая единица и "масштабирование" - на выход 21 логический ноль. Триггер 29 вырабатывает сигнал no знаку операнда с выхода 25 в режиме вращения, а триггер 30 — сигнал р в режиме масштабирования. Эти сигналы поступа1от на схему логической равнозначности, и в случае их равенства триггер

23 устанавливает режим масштабирования.Генератор С служит для выдачи импульсов с частотой выполнения шагов вычислений. Эти импульсы пересчитываются счетчиком 35, который выдает

-на выход код номера итерации. Сигналы начальной установки блока не показаны.

Эффективность изобретения заключается в расширении функциональных возможностей устройства. Кроме того, на всем диапазоне изменения переменных обеспечивается абсолютная сходимость вычислений и упрощается программирование задач, так как отпадает необходимость в согласовании масштаба операндов в различных частях программы.

1167604

1167604 (Pub. 3

1167604

Составитель В. Венцель

Техред А.Бабинец

Корректор M. Самборская

Редактор С. Тимохина

Подписное

Филиал ППП "Патент" r. Ужгород, ул. Проектная, 4

Заказ 4437/47 Тираж 710

ВНИИПИ Государственного комитета СССР по д делам изобретений и открытий

4 5 .1 13035, Москва, Ж-35, Раушская наб., д. /