Устройство для обнаружения ошибок в параллельном @ - разрядном коде

 

УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК В ПАРАЛЛЕЛЬНОМ J /-PAЗPЯДHOM КОДЕ, содержащее первый элемент НЕ, элемент ИЛИ, два элемента И, регистр сдвига, каждый разряд которого содержит два триггера и шесть элементов И-НЕ, причем первые входы первого и второго элементов И-НЕ всех разрядов регистра сдвига объединены и являются входом сдвига устройства, первые входы третьего и четвертого элементов И-НЕ всех разрядов регистра сдвига объединены и являются входом записи устройства, в каждом разряде регистра сдвига выходы первого и третьего элементов И-НЕ соединены соответствующими единичными входами первого триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами соответственно пятого и шестого элементов И-НЕ, выходы которых соединены соответственно с единичным и нулевым входами второго триггера, вторые входы пятого и шестого элементов И-НЕ всех разрядов регистра сдвига объединены и через первый элемент НЕ соединены с входом сдвига устройства, в каждом разряде регистра сдвига выход третьего элемента И- НЕ соединен с вторым входом четвертого элемента И-НЕ, вторые входы первого и второго элементов И-НЕ каждого г-го разряда регистра сдвига соединены соответственно с прямым и инверсным выходами второго триггера (i--l)-ro разряда регистра сдвига (), вторые входы первого и второго элементов И-НЕ первого разряда регистра сдвига соединены с шинами нулевого и единичного потенциалов соответственно , в каждом разряде регистра сдвига выходы второго и четвертого элементов И- НЕ соединены с соответствующими входами первого триггера, вторые входы третьих элементов И-НЕ всех разрядов регистра сдвига образуют группу информационных входов устройства, инверсные выходы вторых триггеров (n-k) младших разрядов регистра сдвига (k - число единичных символов в коде k из п) соединены с входами первого элемента И, выход которого (О соединен с первыми входами второго элемен (Л та И и элемента ИЛИ, выходы которых являются соответственно контрольным выходом и выходом конца контроля устройства, отличающееся тем, что, с целью уменьшения оборудования устройства, оно содержит группу элементов ИЛИ и второй элемент НЕ, причем инверсный выход второго триггера п-го разряда регистра сдвига соединен с третьим входом второго элемента И-НЕ О5 п-го разряда регистра сдвига и первым входом первого элемента ИЛИ группы, выход сх со каждого /-ГО элемента ИЛИ группы ( 4.К-2) соединен с первым входом (j+l)-ro элемента ИЛИ группы, выход (к-1)-го эле00 мента ИЛИ группы через второй элемент НЕ соединен с вторыми входами второго элемента И и элемента ИЛИ, инверсный выход второго триггера и третий вход второго элемента И-НЕ каждого (п-J)-ro разряда регистра сдвига () соединены соответственно с вторым входом и выходом t-ro элемента ИЛИ группы.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5l) 4

ОПИСАНИЕ ИЗОБРЕТ

К А ВТОРСКОМУ С8ИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3740954/24-24 (22) 28.02.84 (46) 23.07.85. Бюл. № 27 (72) О. Н. Музыченко и В. П. Лукоянов (7l) Ленинградский ордена Ленина и ордена

Красного Знамени механический институт (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 530332, кл. G 06 F 11/10, 1974.

Авторское свидетельство СССР № 1096651, кл. G 06 F 11/08, 1982. (54) (57) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК В ПАРАЛЛЕЛЬНОМ

У-РАЗРЯДНОМ КОДЕ, содержащее первый элемент НЕ, элемент ИЛИ, два элемента

И, регистр сдвига, каждый разряд которого содержит два триггера и шесть элементов И вЂ” HE, причем первые входы первого и второго элементов И вЂ” НЕ всех разрядов регистра сдвига объединены и являются входом сдвига устройства, первые входы третьего и четвертого элементов И вЂ” НЕ всех разрядов регистра сдвига объединены и являются входом записи устройства, в каждом разряде регистра сдвига выходы первого и третьего элементов И вЂ” НЕ соединены соответствующими единичными входами первого триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами соответственно пятого и шестого элементов И вЂ” НЕ, выходы которых соединены соответственно с единичным и нулевым входами второго триггера, вторые входы пятого и шестого элементов И вЂ” НЕ всех разрядов регистра сдвига объединены и через первый элемент НЕ соединены с входом сдвига устройства, в каждом разряде регистра сдвига выход третьего элемента И—

НЕ соединен с вторым входом четвертого элемента И вЂ” HE, вторые входы первого и второго элементов И вЂ” HE каждого i-го

„„Я0„„1168948 А разряда регистра сдвига соединены соответственно с прямым и инверсным выходами второго триггера (i — 1)-го разряда регистра сдвига (2

НЕ соединены с соответствующими входами первого триггера, вторые входы третьих элементов И вЂ” НЕ всех разрядов регистра сдвига образуют группу информационных входов устройства, инверсные выходы вторых триггеров (n — k) младших разрядов регистра сдвига (k — число единичных символов в коде k из n) соединены с входами первого элемента И, выход которого соединен с первыми входами второго элемента И и элемента ИЛИ, выходы которых Ш являются соответственно контрольным выходом и выходом конца контроля устройства, отличающееся тем, что, с целью уменьшения оборудования устройства, оно содержит 2 группу элементов ИЛИ и второй элемент

НЕ, причем инверсный выход второго триггера л-го разряда регистра сдвига соединен с третьим входом второго элемента И вЂ” НЕ в и-ro разряда регистра сдвига и первым входом первого элемента ИЛИ группы, выход каждого j-го элемента ИЛИ группы (l

8-го элемента ИЛИ группы.

1168948

Изобретение относится к автоматике и вычислительной технике и может использоваться для построения различных устройств обработки дискретной информации.

Цель изобретения — уменьшение оборудования устройства.

На чертеже изображено устройство для обнаружения ошибок в параллельном и-разрядном коде.

Устройство содержит регистр 1 сдвига, первый элемент И2, группу 3 элементов ИЛИ 10 второй элемент И4, элемент ИЛИ5, выход

6 контроля устройства, выход 7 конца контроля устройства, первый элемент НЕ 8, каждый разряд регистра сдвига содержит два триггера 9 и 10 и элементы И вЂ” HE 11— !

6, группу 17 информационных входов устройства, вход !8 сдвига устройства, вход 19 записи устройства, второй элемент НЕ 20.

Реализация регистра сдвига может быть произвольной. Для работы устройства необходимо, чтобы старшие разряды регистра сдвига имели аппаратурные средства для запрещения записи информации во время сдвига.

Устройство для обнаружения ошибок в параллельном д,-разрядном коде работает следующим образом. 25

В исходном состоянии в регистр 1 сдвига записи входной код х ...х„. По мере поступления на вход 18 сдвига устройства тактовых импульсов в регистре сдвига происходит сдвиг кода вправо, в сторону и-го разряда.

ЗО

В некоторый момент времени в и-м разряде оказывается записан единичный код (единичный потенциал на выходах прямых плеч триггеров 9 и 10). При этом сигналом с инверсного выхода триггера 9 n-ro разряда блокируется подача сигналов переноса в и-и разряд из-за появления нулевого потенциала на третьем входе элемента И-НЕ 14.

При дальнейшем поступлении тактовых импульсов состояние и-го разряда не изменяется независимо от сигналов на входах переноса.

При переходе в единичное состояние (n †.1)-ro разряда регистра 1 сдвига на всех входах первого элемента ИЛИ группы

3 появляются нулевые потенциалы, что вызывает нулевой потенциал на его выходе, который поступает на третий вход элемента И вЂ” НЕ 14 (n — 1)-ro разряда, блокируя прохождение сигналов переноса. При дальнейшем поступлении тактовых импульсов состояние (n — 1) -го разряда не изменяется, Работа продолжается таким образом либо до момента обнуления (n — k) младших разрядов регистра 1 сдвига, что фиксируется появлением единичного потенциала на выходе элемента И2, либо до момента перехода в единичное состояние старших k разрядов регистра 1 сдвига, что вызывает появление единичного потенциала на выходе второго элемента HE 20.

Работа устройства заканчивается в момент появления единичного потенциала на выходе 7 устройства. Результат снимается с выхода 6 контроля устройства. если во входном коде число единиц меньше k, то в момент окончания цикла работы на выходе элемента НЕ 20, соединенном с входами элементов И 4 и ИЛИ ", остается нулевой потенциал, так как не все старшие k разряды регистра 1 сдвига -находятся в единичном состоянии, а на выходе элемента И2 появляется единичный потенциал. Это вызывает единичный потенциал на выходе элемента ИЛИ 5 и нулевой потенциал на выходе элемента И4.

Если во входном коде число единиц больше, чем k, то вмомент окончания цикла работы на выходе элемента НЕ 20 появляется единичный потенциал, а на выходе элемента И2 остается нулевой потенциал, что вызывает единичный потенциал на выходе элемента ИЛИ5 и нулевой потенциал на выходе элемента И4.

Если во входном коде содержится k единиц, то в момент окончания цикла работы устройства на выходе элемента НЕ20 и на выходе элемента И2 появляются единичные потенциалы, что вызывает единичные потенциалы на выходах элементов И4 и ИЛИ5.

Таким образом, единичный потенциал на выходе 6 контроля устройства появляется только в том случае, когда во входном коде содержится ровно k единичных потенциалов.

Результат контроля должен считываться с выхода 6 контроля устройства в течение интервала времени до прихода следующего тактового импульса на вход 18 сдвига устройства, либо сигналом с выхода элемента

ИЛИ5 должна осуществляться блокировка подачи тактовых импульсов.

После окончания цикла работы устройства и считывания результата для возобновления работы в регистр 1 сдвига необходимо записать входной код.

1168948

° СЭ

Составитель В. Гречнев

Редактор P. Цицика Техред И. Верес Корректор А. Тя ско

Заказ 4615/43 Тираж 7!О Подписное

ВНИИ ПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Устройство для обнаружения ошибок в параллельном @ - разрядном коде Устройство для обнаружения ошибок в параллельном @ - разрядном коде Устройство для обнаружения ошибок в параллельном @ - разрядном коде 

 

Похожие патенты:

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных структурах для контроля достоверности выполнения арифметических операций

Изобретение относится к вычислительной технике и может быть использовано в модулярных нейрокомпьютерных системах

Изобретение относится к вычислительной технике и может быть использовано в комбинационных устройствах, а также устройствах хранения и передачи информации

Изобретение относится к вычислительной технике и может быть использовано в комбинационных устройствах, а также устройствах хранения и передачи информации

Изобретение относится к вычислительной технике и может быть использовано в комбинационных устройствах, а также устройствах хранения и передачи информации

Изобретение относится к вычислительной технике и может быть использовано в комбинационных устройствах, а также устройствах хранения и передачи информации

Изобретение относится к вычислительной технике и может быть использовано в комбинационных устройствах, а также устройствах хранения и передачи информации

 

Наверх