Цифровой интегратор

 

1. 1:ЩФРОВОЙ ИНТЕГРАТОР, содержащий масштабный блок, сумматор подынтегральной функции, основной регистр подынтегральной функции, первый элемент задержки, первый элемент ИЛИ, блок умножения, сумматор остатка интеграла, основной регистр остатка интеграла, второй элемент задержки , второй элемент ИЛИ, блок квантования, первый и второй блоки коммутации, третий элемент задержки, первьй, второй, третий счетчики по модулю d, группу элементов задержки и блок сравнения, причем блок квантования содержит два триггера, два элемента задержки, семь элементов И : два элемента ИЛИ и два элемента НЕ, выход первого элемента задержки блока квантования соединен непосредственно с первьЕм входом первого элемента И блока квантования и через первьвЧ элемент НЕ блока квантования с первым входом второго элемента И блока квантования, выход первого элемента задержки подключен к входу второго элемента задержки блока квантования , выход которого соединен с первым входом третьего элемента И блока квантования и через второй элемент НЕ блока квантования соединен с первым входом четвертого элемента И блока квантования, выход первого элемента И блока квантования соединен с единичным входом первого триггера блока квантования, нулевой и единичный выходы которого соединены с первыми входами соответственно пятого и Шестого элементов И блока квантования , выход второго элемента И блока квантования соединен с первым входом первого элемента ИЛИ блока квантования, вьпсод которого соединен с нулевым входом первого триггера блока квантования, выход третьего i элемента И блока квантования соеди (Л нен с единичным входом второго триггера блока квантования, единичный выход которого соединен с вторьми входами пятого и шестого элементов И блока квантования, а. нулевой вход подключен к выходу второго элемента ИЛИ блока квантования, первьпТ вход которого соединен с выходом четвертого элемента И блока квантования, масштабный блок содержит триггер, элемент И положительных приращений, эо :о элемент И отрицательных приращений и два элемента ИЛИ, причем выход элемента И положительных приращений масштабного блока соединен с первым входом первого элемента ШШ масштабного блока, элемента И отрицательных приращений масштабного блока соединен с единичным входом триггера масштабного блока, единичный . выход которого подключен к второму входу первого элемента ШШ масштабного блока, а нулевой вход подключен к выходу второго элемента ШШ масштабного блока, выход первого элемента

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

I (19) (11) (1)4 С 06 F 7/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЦЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3701890/24-24 (22) 20.02.84 (46) 07.08.85. Бюл. Ф 29 (72) В.Ф. Гузик и И.М, Криворучко (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (53) 681.32(088.8) (56) Авторское свидетельство СССР

9 920721, кл. С 06 F 7/64, !982.

Авторское свидетельство СССР

Ф 1042015, кл. G 06 F 7/64, 1983. (54) (57) 1. ЦИФРОВОЙ ИНТЕГРАТОР, содержащий масштабный блок, сумматор подынтегральной функции, основной регистр подынтегральной функции первый элемент задержки, первый элемент ИЛИ, блок умножения, сумматор остатка интеграла, основной регистр остатка интеграла, второй элемент задержки, второй элемент ИЛИ, блок квантования, первый и второй блоки коммутации, третий элемент задержки, первый, второй, третий счетчики по модулю d группу элементов задержки и блок сравнения, причем блок квантования содержит два триггера, два элемента задержки, семь элементов И два элемента ИЛИ и два элемента НЕ, выход первого элемента задержки блока квантования соединен непосредственно с первым входом первого элемента И блока квантования и через первый элемент НЕ блока квантования с первым входом второго элемента И блока квантования, выход первого элемента задержки подключен к входу второго элемента задержки блока квантования, выход которого соединен с первым входом третьего элемента И блока квантования и через второй элемент НЕ блока квантования соединен с первым входом четвертого элемента И блока квантования, выход первого элемента И блока квантования соединен с единичным входом первого триггера блока квантования, нулевой и единичный выходы которого соединены с первыми входами соответственно пятого и шестого элементов И блока кванто вания, выход второго элемента И бло- . ка квантования соединен с первым входом первого элемента ИЛИ блока квантования, выход которого соединен с нулевым входом первого триггера блока квантования, выход третьего элемента И блока квантования соединен с единичным входом второго триггера блока квантования, единичный выход которого соединен с вторыми входами пятого и шестого элементов

И блока квантования, а.нулевой вход подключен к выходу второго элемента .ИЛИ блока квантования, первый вход которого соединен с выходом четвертого элемента И блока квантования, масштабный блок содержит триггер, элемент И положительных приращений, элемент И отрицательных приращений и два элемента ИЛИ, причем выход элемента И положительных приращений масштабного блока соединен с первым входом первого элемента ИЛИ масштабного блока, выход элемента И отрицательных приращений масштабного блока соединен с единичным входом триггера масштабного блока, единичный . выход которого подключен к второму входу первого элемента ИЛИ масштабного блока, а нулевой вход подключен к выходу второго элемента ИЛИ масштабного блока, выход первого элемента ю

1171789

ИЛИ масштабного блока соединен с первь1м входом сумматора подынтегральной функции, выход переноса которого соединен через первый элемент задержки с вторым входом сумматора подынтегральной функции, а выход суммы .соединен с первым входом блока умножения и с первым входом первого элемента

ИЛИ, второй вход которого соединен с первым выходом первого блока коммутации, а выход соединен с информационным входом основного регистра подынтегральной функции, выход блока умножения соединен с первым входом сумматора остатка интеграла, выход переноса которого соединен через второй элемент задержки с вторым входом сумматора остатка интеграла, а Выход суммы соединен с входом первого элемента задержки блока квантования и первым входом седьмого элемента И блока квантовапия, выход которого соединен с первым входом второго элемента. ИЛИ, второй вход которого соединен с втор61м выходом первого блока коммутации, а выход второго элемента

ИЛИ соединен с информационным входом

".::Hîâïîãî регистра Остатка интеграла, перв61й, второй третий, четвертый,, ëòûÉ> шестОй и .седьмОй входь1 BYopci го б31ока кОммуTBUHH соединены СОот нетственно с выходо . первого элемента ИЛИ масштабного блока, с выходом переноса сумматора подынтегральной функции, с выходом суммы сумматора пОдынт"I äальнОЙ Аункции с выхОдом первого элемента ИЛИ, с выходом переноса сумматора остатка интеграла, с выходом суммы сумматора остатка интеграла, с выходом второго элемента

ИЛИ, а первый и второй выходы второго блока коммутации соединены соответственно с вычитающим и суммирующим входами первого счетчика по модулю d, первый установочный вход которс>го соединен с выходом третьего элемента задержки, а вьгходы первого счетчика по модулю d соединены с первой группой входов блока сравнения, вторая группа входов которого соединена с выходами второго счетчика по модулю d суммирующий и вычитающий входы которого соединены соответственно с третьим и четвертым выходами второго блока коммутации, пятый выход которого подключен к вычитающему входу третьего счетчика по модулю d, вход управления записью (счетом) второго и первый установоч-, ный вход третьего счетчиков по модулю с1 соединены с выходом третьего элемента задержки, а выходы третьего счетчика по модулю d соединены с входами элементов задержки группы, первые входы элемента И положительных приращений и элемента И отрицательных приращений масштабного блока подключены к входам соответственно положительных и отрицательных приращений подынтегральной функции цифрового интегратора, вторые входы элемента И положительных приращений и элемента И отрицательных приращений масштабного блока соединены с входом масштабного сигнала цифрового интегратора, перв61й, второй и третий входы первого блока коммутации соединены соответственно с входом выбора номера цифрового интегратора., с входом начального значения подынтегральной..функции и входом начального значения остатка интеграла цифрового интеграла, второй вход блока умножения, восьмой вход второго блока коммутации и второй установочный вход первого счетчика по модулю d соединены с входом приращения переменной интегрирования цифрового интегратора, второй вход седьмого элемента И блока квантования подключен к входу сигнала выделения остатка интеграла цифрового интегратора, а девятый вход второго блока коммутации соединен с входом стробирующих сигналов цифрового интегратора, первый вход второго элемента ИЛИ масштабного блока, вторые входы первого и второго элементов

ИЛИ блока квантования, входы установ.ки О" основного регистра подынтегральной функции., основного регистра остатка интеграла, первого и второго счетчиков по модулю d и второй установочный вход третьего счетчика по модулю d соединены с входом сброса цифрового интегратора, второй вход второго элемента ИЛИ масштабного блока, вход третьего элемента задержки и управляющий вход блока сравнения соединены с входом конца итерации цифрового интегратора, выходы пятого и шестого элементов И блока квантования соединены соответственно с выходами положительных и отрицательных приращений цифрового интегратора, а выход неравенства кодов блока сравнения подключен к выхо1171789 ду контроля цифрового интегратора, отличающийся тем, что, с целью повышения надежности путем обеспечения возможности устранения обнаруживаемых сбоев, в него введены резервный регистр подынтегральной функции, резервный регистр остатка .интеграла, третий и четвертый эле«менты ИЛИ, четыре элемента И, группа D-триггербв, две группы элементов И, группа элементов ИЛИ и элемент НЕ, причем выход основного регистра подынтегральной функции соединен с входом первого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с третьим входом сум-. матора подынтегральной функции и с информационным входом резервного регистра подынтегральной функции, выход которого соединен с входом второго элемента И, выход которого соединен с вторым входом третьего эле- мента ИЛИ, выход основного регистра

:остатка интеграла соединен с входом третьего элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с третьим входом сумматора остатка интеграла, с десятым входом второго блока коммутации и с информационным входом резервного регистра остатка интеграла, выход которого соединен с входом четвертого элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, выходы третьего счетчика по модулю

d соединены с информационными входами D-триггеров группы, единичные выходы которых соединены с первыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, вторые входы которых соединены с выходами элементов И второй группы, первые входы которых соединены с выходами элементов задержки группы, а выходы элементов ИЛИ группы соединены с информационными входами второго счетчика по модулю d, второй вход первого элемента И, второй вход третьего элемента И и вторые входы каждого элемента И второй группы соединены с выходом элемента НЕ, выход сигнала равенства кодов блока сравнения соединен с входом синхронизации каждого D-триггера группы и с вторыми входами первого, второго, третьего и четвертого элементов И блока квантования, входы установки "0" резервного регистра подынтегральной функции и резервного регистра остатка интеграла, а также входы установок "0" каждого Р-триггера группы соединены с входом сброса цифрового интегратора, второй вход второго элемента И, второй вход четвертого элемента И, вторые входы каждого элемента И первой группы и вход элемента HF. соединены с входом повторного счета цифрового интегратора.

2. Интегратор по и. 1, о т л и— ч а ю шийся тем, что второй блок коммутации содержит элемент ИЛИ-НЕ, двенадцать элементов И, четыре элемента ИЛИ, три элемента НЕ, причем выходы первого, второго, третьего н четвертого элементов И соединены с первым, вторым„ третьим и четвертым входами первого элемента ИПИ соответственно, выход которого соединен с первым выходом блока, первые входы второго и четвертого элементов И соединены соответственно с выходом элемента ИЛИ-НЕ и с выходом первого элемента НЕ, выходы пятого и шестого элементов И соединены с первым и вто" рым входами второго элемента ИЛИ соответственно, выход которого подключен к второму выходу блока, выходы седьмого и восьмого элементов И соединены с первым и вторым входами третьего элемента ИЛИ соответственно, выход которого соединен с третьим выходом блока, выход девятого элемента И соединен с первым входом седьмого элемента И и с первым входом восьмого элемента И, второй вход которого соединен с выходом второго элемента НЕ, выход девятого элемента И соединен через третий элемент НЕ с первым входом десятого элемента И, выход которого соецинен с четвертым выходом блока, выходы одиннадцатого и двенадцатого элементов И соединены с первым и вторым входами четвертого элемента ИЛИ соответственно, выход . которого соединен. с пятым выходом блока, вход второго элемента НЕ и второй вход десятого элемента И соединены с первым входом блока, второй вход блока подключен к первому входу первого элемента И, третий вход блока соединен с вторым входом второго элемента И, четвертый вход блока сое1171789 динен с первым входом одиннадцатого элемента И, первый вход третьего элемента И и первый вход пятого элемента И соединены с пятым входом блока, шестой вход блока ° соединен с вторым входом четвертого элемента И и первым входом шестого элемента И, седьмой вход блока соединен с первым входом двенадцатого элемента И, восьмой вход блока соединен с вторыми входами третьего, пятого и шестого

Изобретение относится к области вычислительной техники и предназначено для использования в цифровых интегрирующих структурах (ЦИС).

Целью изобретения является повы5 шение надежности интегратора путем обеспечения возможности устранения обнаруживаемых сбоев.

На фиг. 1 представлена функциональная схема предлагаемого цифрового интегратора; на фиг. 2 - блоксхема масштабного блока; на фиг.3 —то же, блока квантования; на фиг. 4 — то же, второго блока коммутации; на фиг. 5 — то же, блока

15 сравнения.

В состав цифрового интегратора (фиг. 1) входят масштабный блок 1, сумматор 2 подынтегральной функции

2, первый элемент 3 задержки, блок

4 умножения, первый элемент ИЛИ 5, первый блок 6 коммутации, основной регистр 7 подынтегральной Функции, сумматор 8 остатка интеграла, второй элемент 9 задержки, блок 10 квантования, второй элемент ИЛИ 11, основной регистр 12 остатка интеграла, второй блок 13 коммутации, первый счетчик 14 по модулю d, третий элемент 15 задержки, блок 16 сравнения, второй счетчик 17 по модулю d, третий счетчик 18 по модулю d, группа элементов 19 задержки, первый элемент И 20, третий элемент ИЛИ 21, резервный регистр 22 подынтегральной функции, второй элемент И 23, третий

35 элемент И 24, четвертый элемент

ИЛИ 25, резервный регистр 26 остатка интеграла, четвертый элемент элементов И, с первым входом девятого элемента И, входом первого элемента HE первым и вторым входами элемента ИЛИ-НЕ, девятый вход блока соединен с третьими входами второго, третьего, четвертого, пятого, шестого, восьмого и десятого элементов

И и с вторыми входами первого, седьмого, одиннадцатого и двенадцатого элементов И,адесятый вход блока подключен квторому входудевятого элементаИ.

И 27, группа D-триггеров 28, первая группа элементов И 29, группа элементов ИЛИ 30, вторая группа элементов И 31, элемент HE 32, вход 33 приращений подынтегральной функции цифрового интегратора, вход 34 масштабного сигнала цифрового интегратора, вход 35 выбора номера цифрового интегратора, вход 36 начального значения подынтегральной функции цифрово=

ro интегратора, вход 37 начального значения остатка интеграла цифрового интегратора, вход 38 приращений пере менной интегрирования цифрового интегратора, вход 39 сигнала выделения остатка интеграла, вход 40 стробирующих сигналов цифрового интегратора, вход 41 сброса цифрового интегратора, вход 42 конца итерации цифрового интегратора, вход 43 повторного счета цифрового интегратора, выход 44 приращений интеграла цифрового интегратора и выход 45 контроля цифрового интегратора. Кроме того, устройство содержит первый 46, второй 47, третий 48 и четвертый 49 входы масштабного блока 1, выход 50 масштабного блока 1, первый 51, второй 52, третий 53 и четвертый 54 входы блока квантования, первый 55 и второй 56 выходы блока квантования, первый " десятый входы 57-66 второго блока коммутации, первый 67, второй 68, третий 69, четвертый 70 и пятый 71 выходы второго блока 13 ком мутации, первую группу 72 входов блока 16 сравнения, вторую группу 73 входов блока 16 сравнения, управляющий вход 74 блока 16 сравнения, вы71789 4 гистр 7 подынтегральной,функции, регистр 12, первый счетчик 14 по модулю d, второй счетчик 17 по модулю d, регистр 22, регистр 26, D-триггеры 28 а также, пройдя через третий вход 48 масштабного блока 1 и через элемент

ИЛИ 81, устанавливает в нулевое состояние триггер 79, а пройдя через третий вход 53 блока 10 квантования и

i0 через элементы ИЛИ 87 и 92, устанавли вает в нулевое состояние соответственно триггеры 86 и 91. Кроме того, этот сигнал устанавливает третий счетчик 18 по.модулю d в исходное сос15 тояние, равное (d-1).

В состав второго блока 13 коммутации (фиг. 4) входят первый элемент

ИЛИ 97, первый элемент И 98, второй элемент И 99, третий элемент И 100 четвертый элемент И 101, элемент

ИЛИ-НЕ 102, первый элемент НЕ 103, второй элемент ИЛИ 104, пятый.элемент И 105, шестой элемент И 106, третий элемент ИЛИ 107, седьмой элемент И 108, восьмой элемент И 109 девятый элемент И 110 второй элемент НЕ 111, третий элемент НЕ 112, десятый элемент И 11 3, четвертый элемент ИЛИ 114, одиннадцатый эле- 35 мент И 115, двенадцатый элемент

И 116.

В состав блока 16 сравнения (фиг, 5) входят группа элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 117, элемент ИЛИ 118, <0 первый элемент И 119, элемент

НЕ 120, второй элемент И 121.

В состав первого блока 6 коммутации входят два элемента И, первые входы которых соединены с пер- 45 вым входом блока 6 коммутации, второй вход одного из элементов И соединен с вторым входом блока 6 коммутации, а второй вход другого элемента И соединен с третьим входом 50 блока 6 коммутации, выходы этих двух элементов И являются выходами блока 6 коммутации.

Перед началом работы подачей сигнала через вход 41 производится установка цифрового интегратора в исходное положение, при этом сигнал устанавливает в нулевое состояние ре3 11 ход 75 сигнала неравенства кодов и выход 76 сигнала равенства кодов . блока 16 сравнения.

В состав масштабного блока 1 (фиг. 2) входят первый элемент

ИЛИ 77, элемент 78 положительных приращений, триггер 79, элемент

И 80 отрицательных приращений, второй элемент ИЛИ 81.

В состав блока 10 квантования (фиг. 3) входят первый элемент 82 задержки, второй. элемент 83 задержки, первый элемент HE 84, первый элемент И 85, первый триггер 86, первый элемент ИЛИ 87, второй элемент

И 88, второй элемент НЕ 89, третий элемент И 90, второй триггер 91, вто. рой элемент ИЛИ 92, четвертый элемент И 93, пятый элемент И 94, шестой элемент И 95, седьмой элемент

И 96.

Затем производится ввод начальных данных. При этом через вход 35 выбора номера цифрового интегратора на вход первого блока 6 коммутации, состоящего из двух элементов И, подается разрешающий сигнал длительностью одной итерации, который открывает элементы И и разрешает подачу через вхдды 36 и 37 и через первый блок 6 ком" мутации соответственно начальных значений подынтегральной функции и остатка интеграла, которые с первого и второго выходов блока 6 коммутации поступают соответственно через элементы ИЛИ 5 и.11 и заносятся в регистр 7 подынтегральной функции 7 и регистр 12 остатка интеграла. Одновременно начальные значения подынтегральной функции и остатка интеграла поступают соответственно с выхода элементов ИЛИ 5 и 11 через четвертый

60 и седьмой 63 входы второго блока

13 коммутации соответственно на вход элементов ИЛИ 115 и 116, на вторые входы которых в каждом такте поступают через вход 40 цифрового интегратора и через вход 65 второго блока

13 коммутации стробирующие сигналы, подключающие последовательно в течение такта через одиннадцатый И 115 и двенадцатый И 116 элементы, через элемент ИЛИ 114 и через выход 71 блока 13 к входу третьего счетчика 18 по модулю <1 соответствующие разряды значений подынтегральной функции и остатка интеграла, и счетчик 18 подсчитывает по модулю d количество единиц в этих величинах, вычисляя тем самым суммарную контрольную характеристику подынтегральной функции и остатка интеграла.

После ввода начальных данных начи1 нается процесс вычисления. При этом

1171789 на входы 33 и 38 цифрового интегратора в каждой итерации подаются одноразрядные приращения ар У и л1,Х подынтегральной функции и переменной интегрирования соответственно, которые представляются в тернарной системе кодирования, т.е. принимают Х значения "+1", "0" и "-1" и передаются по двум каналам в виде постоянн н ных сигналов, соответствующих +1 или "-1". Приращения подынтегральной функции а1,У с входа 33 цифрового интегратора поступают через вход 46 в масштабный блок 1, где производится их масштабирование, которое выполняется следующим образом. Если приращения д1, У принимают значение "+1"» то постоянный сигнал, соответствующий этому значению, в каждой итерации поступает через вход 46 на вход элемента И 78, на другой вход которого поступает в каждой итерации из центрального устройства управления ЦИС через вход 47 в виде импульса масштабный сигнал, соответствующий кванту подынтегральной функции т.е. младшему разряду подынтеграль .ой функции. В результате на выходе элемента И 78 появится импульс, соот.:етствующий единице в п-ом разряде .<одынтегральной функции, т.е. соотгетствующий единице в младшем разряде данной подынтегральной функции, и поступившее положительное одноразрядное приращение подынтегральной функции, представленное в тернарной системе кодирования, переводится в последовательный код, приведенный к масштабу данной подынтегральной функции, который с выхода элемента

И 78 поступит через элемент ИЛИ 77 на выход 50 с масштабного блока 1.

Если приращение а1,У окажется отрицательным, то постоянный сигнап, соответствующий "-1", поступает через вход 46 на вход элемента И 80 и тогда масштабный импульс, соответствующий кванту подынтегральной функции и поступивший в каждой итерации через вход 47, пройдет через этот элемент И 80 и, перебросит в единичное состояние триггер 79, который начнет выдавать со своего единичного выхода через элемент ИЛИ 77 на выход 50 масштабного блока,1 единичный сигнал, соответствующий после. довательному дополнительному коду одноразрядного отрицательного приращения, приведенного к масштабу данной подынтегральнои функции. По окон чании итерации по последнему ее такту через вход 42 цифрового интегратора в каждой итерации поступает сигнал ее конца, который проходит через вход 49 блока 1, через эле10 мент ИЛИ 81 и устанавливает триггер

79 в нулевое состбяние, завершая тем самым выработку последовательного модифицированного дополнительного кода одноразрядного отрицательного

15 приращения, приведенного к масштабу данной подынтегральной функции, которая также представляется в цифровом интеграторе в последовательном модифицированном дополнительном коде

2р младшими разрядами с двумя знаковыми разрядами и одним служебным, совпадающим по времени с сигналом конца итерации, который поступает в последнем такте каждой итерации через вход

25 42 для подготовки блоков цифрового интегратора к следующей итерации.

Приведенное таким образом к масштабу данной подынтегральной функции и переведенное из тернарной системы

3р кодирования в последовательный модифицированный дополнительный код приращение а У поступает с выхода 50 масштабного блока 1 на вход сумма— тора 2, на второй вход которого через открытый элемент И. 20 (так как

» в процессе решения при отсутствии сбоя сигнал повторного счета на входе 43 цифрового интегратора отсутствует, то на выходе элемента НЕ 32 присутствует разрешающий сигнал и элементы И 20, 24 и 31 второй группы откроются, а элементы И 23, 27 и 29 первой группы закроются и элемент

ИЛИ 21 с выхода регистра 7 поступает значение подынтегральной функции

У(, 1 » вычисленное в предыдущей итерации (на первой итерации это начальное значение поцынтегральной Функции).

В цепь переноса комбинационного сумО матора 2 включен однотактовый элемент 3 задержки, служащий для образования переноса при сложении приращения подынтегральной функции с ее текущим значением. В результате выполнения операции суммирования на выходе суммы сумматора 2 получается новое значение подынтегральной функции у% = уФ-11 + Л 1у» где К вЂ” номер итерации.

1171789

10

Одновременно значение подынтегральной функции У(1, 11, вычисленное в предыдущей итерации, поступает с выхода элемента ИЛИ 21 в регистр 22.

Новое значение подинтегральной функции У1 с выхода суммы сумматора 2 поступает на вход блока 4 умножения и через элемент ИЛИ 5 на вход регист ра 7. На второй вход блока 4 умножения поступают с входа 38 цифрового интегратора одноразрядные приращения леременной интегрирования А1,К.

Результат умножения значения У1, на приращение а> Х с выхода блока 4 поступает на вход сумматора 8 остатка. интеграла, на второй вход которого поступает из регистра 12 через откры тый элемент И 24 и через элемент

ИЛИ 25 значение остатка интеграла

S<(> <1, вычисленное в предыдущей итерации, которое одновременно с выхода элемента ИЛИ 25 поступает в регистр 26.

В цепь переноса сумматора 8 вклю чен однотактный элемент 9 задержки, служащий для образования переноса при сложении результата умножения с текущим значением остатка интеграла. Полученное в сумматоре 8 значение неквантованного приращения интегралад S поступает с выхода суммы этого сумматора на первый вход 51 блока 10. квантования, в котором происходит выделение нового значения остатка интеграла S<, поступающего с первого выхода 55 блока 1О квантования через элемент ИЛИ 11 в регистр 12, и выделение квантованного приращения интеграла а $, которое с второго выхода 56 блока 10 подается на выход 44 цифрового интегратора.

Причем осуществляется это блоком 10 квантования следующим образом. Значение неквантованного приращения интеграла ь >S поступает в блок 10 через вход 51 ма вход элемента 82 задержки и на вход элемента И 96, на второй. вход которого поступает с входа 39 цифрового интегратора через вход 52 в каждой итерации сигнал вьщеления остатка интеграла длительностью (п-3)-го такта с 1-го по (и-3)-ий такт (и — число тактов в итерации, а (n-2), (и-1) и и-ый такты соответствуют знаковым и служебному разрядам числа), который проводит. квантование неквантованного

35 приращения интеграла 4» S, выделяя в соответствии с алгоритмом работы цифрового интегратора с одноразрядными приращениями значение остатка интеграла, которое с выхода элемента И 96 поступает на первый выход

55 блока 10 квантования, не пропуская знаковые разряды, которые определяют квантованное приращение интеграла и анализируются триггерами

86 и 91. Выполняется это следующим образом. Значение неквантованного приращения интеграла а + S поступающее на вход элемента 82 задержки, задерживается на последнем на такт (эта задержка выполняется для того, чтобы первый — старший знаковый разряд совпал по времени с сигналом конца итерации) и поступает на вход элемента И 85 и через элемент ИЕ 84 на вход элемента И 88, а задержавшись на один такт на элементе 83 задержки (эта задержка выполняется для того, чтобы и второй — младший знаковый разряд, следующий на такт раньше старшего знакового разряда, совпал по времени с сигналом конца итерации с целью обеспечения возможности одновременного анализа обоих знаковых разрядов), поступает на вход элемента И 90 и через элемент

НЕ 89 на вход элемента И 93. А на вторые входы элементов И 85, 88 и 90 и 93 поступает при отсутствии сбоев в вычислениях цифрового интегратора в конце каждой итерации через вход

54 блока 10 с выхода 76 блока 16 сравнения сигнал равенства кодов, который формируется в блоке 16 поступающим с вхола 42 сигналом конца итерации при совпадении сравниваемых в конце каждой итерации контрольных и проверочных величин, вычисляемых счетчиками 14 и 17, так как в этом случае, т.е. при совпадении сравниваемых величин, на выходах элементов ИСКЛЮЧАНМЦЕЕ ИЛИ 117 группы блока 16 присутствуют нулевые сигналы и, следовательно, на выходе элемента ИЛИ 118 блока 16 тоже — нулевой сигнал..Соот1ветственно на выходе элемента HE 120 будет единичный сигнал, который откроет элемент И 121, и сигнал конца итерации пройдет с входа 42 цифрового интегратора через вход 74 блока

16 и через открытый элемент И 121 на выход 76 в качестве сигнала равенст1171789

10 ва кодов и поступит через вход 54 блока. 10 на вторые вхо» элементов И 85, 88, 90 и 93. В результате по этому сигналу триггеры 86 и 91 устанавливаются в состояния, соответствующие соответственно старшему и младшему знаковым разрядам, т.е. триггер 86 анализирует знак, а триггер 91 †.переполнение знакового разряда. Посколь-1р ку квантованные приращения интеграла являются одноразрядными и представляются в тернарной системе кодирования, то кодирование приращений осуществляется следующим образом: "01" — "+1", "11" — "-1" и "00" — "0", т.е. по сигналу конца итерации, поступающему с входа 42 через блок 16 сравнения при отсутствии сбоев в вычислениях на вход 54 блока 10 квантования, триг-2р

rep 86 блока 10 устанавливается в нулевое состояние, а триггер 91 — в единичное, и на выходе элемента И 94 появляется единичный сигнал длительностью одной итерации, соответствую- 25 щей положительному приращению интеграла "+1", который через выход 56 поступит на выход 44 цифрового интегратора, Если по сигналу конца итерации, проходящему через блок 16 сравнения в блок 10 квантования, в единичное состояние устанавливаются оба триггера 86 и 91, то единичный сигнал длительностью одной итерации, соответствующий отрицательному приращению интеграла "-1", появляется на выходе элемента И 95 и поступает через выход 56 также на выход 44 цифрового интегратора. Если оба триггера 86 и

91 окажутся в нулевом состоянии, то 40 приращения на выход 44 выдаваться не будут, что соответствует значению

tl tt приращения интеграла, равному 0

Одновременно в каждой итерации в цифровом интеграторе производится 45 ,контроль хранения и передачи кодовой информации в регистрах 7 и 12 и контроль выполнения арифметических операций в сумматорах 3 и 8 в блоке 4.

Производится этот контроль следую- 0 щим образом. Все выполняемые в интеграторе арифметические операции можно записать в виде

8<5= » „+Л У)4 " 5 „п ..(1) Так как приращение переменной интегрирования д Х может принимать значения "+1", "0", "-1" (система кодирования приращений — тернарная), то в зависимости от значения dk Х эта общая операция, подлежащая контролю, и соответственно алгоритм контроля имеют разный вид.

В первом случае значение д1 Х=-+1, тогда д% 5= Y Фд Y+S (2)

1с (k-1) k о (М-tI и контроль выполнения арифметических операций сводится к контролю суммирования трех чисел. Получаем алгоритм контроля, 1 . При контроле по модулю d контрольная характеристика ) числа ы определяется по формуле где N — количество единиц в коде двоичного числа и .

В соответствии с правилом, справедливым при сложении чисел в двоичной системе исчисления, (3) где N и N1, — количество единиц в коPaX SHCesI H 4 Nt H 1 KoxHtteCT во единиц в сумме и переносе.

Тогда у< 1 д1у с1 пер1 где М и N„ — количество единиц в

cs Пер сумме и переносе сумматора 2 подынтегральной функции; N u Nttt pg — количество единиц в сумме и переносе сумматора. 8 остатка интеграла.

Подставив значение N „ из выражения (5) в выражение (4), получаем:

N +N =И +N -N . +N

Y(k-1) д1, Y се. пер 2 st,(%-1) пер1

Тогда откуда (d-1- 1у(„1-1

Переходя от выражения для чисел к выражению для их остатков по моду. лю, получаем

1171789

Р !" - "".- )!- "!l!--!-(! (edd)}(m,3Л!=(.»-(N +N,N N !)

mod d), !

»!„! оU «!) (" «)ь "*"й)(" >= ((ce eepe+ eepe)(" "!)(pe«d) (!

Полученное выражение позволяет производить контроль выполнения общей операции (1) в случае, если л Х=+1. Перед началом выполнения каждой новой итерации (т. е. в конце предыдущей итерации) на вход элемента 15 задержки поступает с входа 42 цифрового интегратора сигнал конца итерации и, задержавшись.на полтакта на элементе 15 задержки, поступает на входы счетчиков 14, 17 и 18 для установки их в начальное состояние.

При этом счетчик 14 по модулю d, реализующий правую часть контрольного выражения (6), устанавливается в состояние, зависимое от значения приращения переменной интегрирования а > Х, Так как в рассматриваемом случае д Х= +1, то счетчик 14 устанавливается в состояние (d-1). Счетчик 18, который вычисляет суммарную контрольную характеристику значений подынтегральной функции и остатка интеграла (()(7 „ „ +$,!„, „ )} также устанавливается в состояние, равное (d-1), а счетчик 17, реализующий левую часть контрольного выражения (6), устанавливается в начальное состояние, равное значению счетчика 18 и представляющее собой

1 сумматорную контрольную характеристику подынтегральной функции и остат. ка интеграла, вычисленную на предыдущей итерации перед занесением этих величин в соответствующие .регистры 7 и 12 (для первой итерации значение счетчика 18 представляет собой суммарную контрольную характеристику начальных значений подынтегральной функции и остатка интеграла, которая вычисляется при вводе этих величин).

При этом вычисление суммарной контрольной характеристики подынтегральной функции и остатка интеграла проводится до поступления этих величин в регистры для того чтобы обесУ печить контроль хранения и передачи этих величин в регистрах 7 и 12, а группа элементов 19 задержки обеспечивает задержку на полтакта параллельного кода суммарной контроль5 ной характеристики, вычисленной счетчиком 18 и поступающей с единичных выходов счетчика 18 через элементы 19 задержки группы, через открытые элементы И 31 группы (так как

1ð на второй вход этих элементов И 31 группы поступает при отсутствии сбоя единичный сигнал с выхода элемента

НЕ 32 вследствие отсутствия сигнала повторного счета на входе 43 цифро15 вого интегратора) и через элементы

ИЛИ 30 на информационные входы счетчика 17 с целью записи ее в последний в качестве начального значения, так как счетчик 18 одновременно устанавливается по этому же сигналу, поступающему с выхода элемента 15 задержки, тоже в начальное состояние, но равное (d-1). После установки счетчиков 14, 17 и 18 в начальное. состояние, выполняемой сигналом конца итерации, начинается процесс вычисления новых значений подынтегральной функции, приращения и остатка интеграла в новой итерации и одновременно счетчиками 14, 17 и 18 производится вычисление контрольных и проверочных характеристик в соответствии с контрольным выражением (6).

Так как в рассматриваемом слу35 чае а!,Х=+1, то элементы И 105 106

Я t и 110 второго блока 13 коммутации, на вход которых поступает с входа

38 цифрового интегратора через вход 64 единичный сигнал, при д1, Х=-1

40 закроются. Кроме того закроется эле—

Э мент И 99, так как на первый его вход с выхода элемента ИЛИ-HE 102 единичный сигнал поступает лишь в том случае, когда на входах элемен45 та ИЛИ-НЕ отсутствуют единичные сигналы, что возможно лишь при й„Х = .О, а элементы И 98, 100 и 101 откроются, так как элемент И 98 открыт при любом значении д Х. Элемент

И 100 открыт единичным сигналом, 50 поступающим на второй вход его с вхо-да 38 через вход 64 блока 13, так как л Х=+1, а элемент И 101 открыт единичным сигналом, поступающим на первый его вход с выхода элемента

НЕ 103, так как íà его вход единичный сигнал поступает лишь при и,Х=-1, à при а!, Х=+1 или а1,Х=О на вход элемента НЕ 103 поступает нуле1171789

14 вой сигнал. В то же время на первый вход элемента И 98,. на первый вход элемента И 100 и на второй вход элемента И 10 1 поступают соответственно через второй вход 58, пятый вход 61 и шестой вход 62 блока 13 соответственно значения переноса (И„ ) с выпер1 хода переноса сумматора 2 и переноса и суммы (И и N ) с выходов переноса и суммы сумматора 8. Одновременно на второй вход элемента И 98 и на третьи входы элементов И 100 и

101 в кажг;ом такте поступают с вхо— да 40 цифрового интегратора через вход 65 блока 13 стробирующие сигна10

В то же время, так как при b Х=+1 элемент И 110 закрыт (элемент И открывается единичным сигналом, поступающим с входа 38 через вход 64 блока 13, лишь при b Õ= — 1), то элементы

И 1О8 и 109 тоже закрыты, а на выходе элемента НЕ 112 — единичный сигнал, который откроет элемент И 114, на второй вход которого поступает

40 через первый вход 57 блока 13 значение приращения подынтегральной функции „ У с выхода масштабного блока 1.

В результате по стробирующему сигналу, поступающему в каждом такте на

45 третий вход элемента И 113 с входа

40 через вход 65 блока 13, это значение а У подается в каждом такте через открытый элемент И 113 и выход о

70 блока 13 на вычитающий вход счетчика 17 по модулю d, который подсчи50 тывает по модулю d количество единиц в величине Ь1,У, реализуя тем самым левую часть контрольного.выражения (6) (суммарная контрольная характеристика значений подынтегральной функции и остатка интеграла (>((„ )+

+В 1 „), вычисленная на предыдущей итерации заносится в счетчик 17 в лы, подключающие последовательно в течение такта через первый элемент

И 98, третий элемент И 100, четвертый элемент И 101, через элемент

ИЛИ 97 и через выход 67 к вычитающему входу первого счетчика 14 по модулю d соответствующие разряды значений переноса N сумматора 2 и перепе р1 носа N„,, и суммы N, сумматора 8. 25

В результате этот счетчик 14 подсчитывает по модулю. d количество единиц в этих величинах, реализуя тем самым правую часть контрольного выражения (6). 30 качестве начального значения в конце предыдущеи итерации). Одновременно счетчик 18 по модулю d к входу ко— торого в каждом такте стробирующие сигналы с входа 40 через вход 65 подключают последовательно в течение так т.: через элементы И 115 и соответственно 116 соответствующие разряды значения подынтегральной функции и остатка интеграла, подсчитывают суммарную контрольную характеристику подынтегральной функции и остатка интеграла (Я(v>+S Ц для следующей итерации.

По окончании итерации через вход

42 поступает сигнал конца итерации, который поступает на вход 74 блока

16 сравнения и разрешает сравнение значения счетчика 14, вычисляющего правую часть контрольного выражения (6), со значением счетчика 17, который вычисляет левую часть контрольного выражения (6). Если значение счетчика 14 по окончании итерации не совпадает со значением счетчика 17, что свидетельствует об искажении информации при вычислениях или при хранении и передаче в регистрах, то блок 16 сравнения выдает по сигналу конца итерации на выход 45 контроля цифрового интегратора сигнал сбоя.

Так производится контроль выполнения арифметических операций, хранения и передачи информации в цифровом интеграторе в случае, если b Х=+1.

Во втором случае д1,Х= — 1, тогда контролируемая общая операция (1) имеет вид

b S=(У +b Ю(-1)+5

1, (1с-11 1с / О (1c-11 (" о-i) )*. +>,(- ), где У(ь „1+b<7 ) „— дополнительный код суммы У 1,, и д,,у.

В соответствии с выражением (3)

+N = +g

"(<1) ь1< (с1 пер a Й)

) +bi

« "Воп 5о (1с- 1 ) се пер Z .

Образование дополнительного кода в цифровом интеграторе при умножении нового значения подынтегральной функции на "-1" производится инвертированием значения подынтегральной функции с добавлением единицы в младший разряд, тогда (Nc Aon n c

1171789

16 где n — количество разрядов в регистре подынтегральной функции.

Подставляем значение (Не,) о, в исходное выражение (9) и получаем с) 5o(k-1) с2 пеР 2

: qN +1+К =N +N

В получившееся выражение подставим значение Nc„ из выражения (8), тогда

n-N -Й +N 11+ N =)21 +й

Y(1<-f) ь(, Y пеР1 So(g-1) се пеР2 (,Откуда д-(- Н 1-))(+2 N

5.(-1Ц 4gY Ss(%-1)

=н .н — м +(a-.- ) .

n nep 2 пер.)

Переходя от выражения для чисел к выражению для их остатков по модулю, получаем

1О (d-1-(М ° N l(maddl)(ddl ° )-N o 20

1 («-1) S 1 -1)/ ) 41с

o2N („,l)(modd)) (mod d)= (d-o-2)(mod d) о (се+)(пе и пер 2) )) к) .Откуда 25

Я + S 1 (-й +2 И l (od d)) (Y(1 1L o(.4-1)j 4 Ь1 (So(k-1)) ()2)odg) = ((с(-и-2)(22)odd)+ ((1(с +) пер )(пер ) )

tn od d))(no d ) .

Получившееся выражение позволит производить контроль выполнения общей операции (1) в случае, если

Х=-1.

Контроль достоверности функционирования цифрового интегратора в этом

35 случае производится также, как и: в первом случае, когда d)i, Х=+1, за тем исключением, что счетчик 14 устанавливается в исходное состояние, равное (d-и-2)(mod d), и стробирую40 щие сигналы в каждом такте подключают последовательно в течение такта к вычитающему входу этого счетчика соответствующий разряд значения

45 переноса Ип,, сумматора 2 через элементы И 98 и ИЛИ 97, а к суммирующему входу этого счетчика — соответствующие разряды значений переноса

НпеР и суммы Ncq сумматора 8 через элементы И 105 и 106, открытые еди50 ничным сигналом с входа 64 (через этот вход в блок 13 поступает приращение ь(Х, равное "-1"), и через элемент ИЛЙ 104. Элементы И 99, 100, 101 закрываются, так как элемент

И 99 открывается единичным сигналом с выхода элемента ИЛИ-НЕ 102 лишь при

b1,X=0, элемент И 100 открывается едис яичным сигналом с входа 64 лишь при д Х=+1, а элемент И 101 открывается единичным сигналом с выхода элемента

НЕ 103 при ВАКХ= +1 или д 2,Х=О, а в рассматриваемом случае а Х=-1 и на

1 вход элемента НЕ 103 поступает единичный сигнал. Кроме того, единичный сигнал с входа 64 откроет элемент

И 110, на другой вход которого через вход 66 поступает значение Sо(1,,(и в отличие от первого случая, когда. й),Х=+1, счетчик 17 подсчитывает по модулю d количество единиц не только в приращении подинтегральной функции д),У (как это было прил(,Х=+1), которое поступает в блок 13 через вход 57, но и остаток интеграла $o(1, 1) который поступает через вход 66 и через открытый элемент И 110, реализуя тем самым выражение (2 $ (2, „) -4>y) (ш d d), причем реализация разности 2-S(„ -а(,У производится в каждом такте с помощью элементов И 108, 113 и элементов

НЕ 111 и 112. При этом, если в i-ом такте i-й разряд остатка интеграла

S, „,„ равен нулю, à i-й разряд приращения 4 У равен единице, то на

i первых входах элементов И 108 и 109 будут нулевые сигналы, а на выходе элемента НЕ 112 — единичный сигнал, который с входа 65 пропустит в i-ом такте единицу д-го разряда приращения д(,У на вычитающий вход счетчика 17, реализуя выражение 2 $ (- Y,. =2 0 — 1=-1. Если в i-ом такте

k единица будет в д-ом разряде $o(1,- 1 и в i-ом разряде a>У, то на выходе элемента НЕ 1 12 будет нулевой сигнал, который закроет элемент И 113 на выходе элемента НЕ 111 — нулевой сигнал, который закроет элемент

И 109, а на первый вход элемента

И 108 поступает с выхода элемента

И 110 единичный сигнал и стробирующий сигнал с входа 65 пропустит в

i-ом такте единицу на суммирующий вход счетчика 17, реализуя выражение 2. So, (%)1--4i,yf =2 1-1=+1. Если в

i»îì такте в i-ом разряде So (>11 будет единица, а в i-oM разряде д1,У нуль, то на выходе элемента НЕ 112 будет нулевой сигнал, который закроет элемент И 113 а на выходе элемента НЕ 111 — единичный сигнал, который откроет элемент И 109.

Так как на первые входы элементов

И 108 и 109 поступает единичный сиг789 18 т.е. при д Х=0 вместо )(значения переноса И„ с выхода переноса сум)матора 8, подаваемого через элемент

И 100 при д Х=+1, подается в каждом такте тем же стробирующим сигналом значение 3 ñ1 с выхода суммы сумматора 2 через вход 59 и элемент И 99, открытый единичным сигналом с выхода элемента ИЛИ-НЕ 102, на входы которого при д1, Х=О поступают нулевые сигналы (единичные сигналы поступают на входы элемента ИЛИ-НЕ 102 лишь при ь),Х=1 или д Х=-1). Контроль за достоверностью функционирования при д41,Х=О проводится аналогично первому .случаю, когда д Х равно "+1", Причем в конце каждой итерации на вход 74 блока 16 сравнения поступает через вход 42 цифрового интегратора сигнал конца итерации, который разрешает сравнение значения счетчика 14 по модулю d со значением счетчика

17 по модулю d. Если по окончании итерации значение счетчика 14, поступающее с единичных выходов этого счетчика на входы 72 блока 16 сравнения, -совпадает со значением счетчика 17, поступающим с единичных входов этого счетчика на входы 73 блока 16, то на выходе элементов ИСКЧ141ЧАК)1!1ЕЕ

ИЛИ 117 блока 16 будут нулевые сигналы и, следовательно, на выходе элемента ИЛИ 118 тоже будет нулевой сигнал, соответственно на выходе элемента НЕ 120 будет единичный сигнал, который откроет элемент И 121 ° В результате сигнал конца итерации пройде с входа 42 цифрового интегратора че) рез вход 74 блока 16 и через откры тый элемент И 121 на выход 76 блока

16 и поступит в блок 10 квантования .1 через вход 54 для выделения нового значения квантованного приращения интеграла, вычисленного в данной итерации, а также поступит на входы синхронизации D-триггеров 28 для записи по окончанию суммарной контрольной характеристики значения подынтегральной функции и остатка интеграла g(Y(g, .,1+ $р(,,1), вычисленной счетчиком 18.

Если по окончании итерации значение счетчика 14 не совпадает со значением счетчика 17, что свидетельствует об искажении информации при вы. числениях или при хранении и передаче в регистрах, то на выходах соответствующих элементбв ИСКЛЮЧА1611ЕЕ

)(1, 11 д14 с1 + neP

30 (1, q1 с2

Объединим эти равенства, тогда

+141 + 1 1 141 +Й +М

Y(k-1) ь,Ч 5 ()4-)) c пер cz

35 откуда (() - ) "Э,(1с- > ь1, (= ("с1 "пер1 сг) (Переходя от выражения для чисел к выражению для их остатков по модулю, получаем ((о4-4-(о4 (+N )(mod dl)(modd)-(N ) (m>dd))(modd)=(d-4-(Ot„N„,oN„ )(Щ)(ddl, откуда (P ° о )-(О4 )(то44))(то44) 44

=)d-1-(Я,„Н„„„+H<>)(modd))(moа J ).. Полученное выражение позволяет производить контроль выполнения общей операции 1 в случае, если Д„Х=О. 50

Контроль за достоверностью функционирования интегратора в этом слу- . чае производится так же, как и в rtepвом случае (когда д1,Х=+1), за тем исключением, что в каждом такте к 55 . вычитающему входу счетчика 14 вместо значений Мпер2, 1%с2и И пер< блок 13 подключает значения N4:„, N42 и N«p<,) 17 . 1171 нал с выхода элемента И 110 (так как i-й разряд $ )4, „ равен единице), то стробирующие сигналы с входа 65 в 1.-ом такте пропустят последовательно две единицы соответственно через элементы И 109 и 108, через элемент . ИЛИ 107 и выход 69 на суммирующий вход счетчика 17, реализуя выражение

2 S (1, 11 -a„Y =2 1-0=+2, Если в

1-ом такте в i-ых разрядах величин

Sð(„ и с.), У будут нули, то на вход счетчйка 17 в i-ом такте ничего не поступит. Во всем остальном контроль достоверности функционирования цифрового интегратора при д4,Х=-1 проводится аналогично первому случаю, ког да д1,Х равно "+1

В третьем случае д4, Х=О, тогда контролируемая операция (1) распадается на две операции: вычисление 20 нового значения подынтегральной функции У1,=У(1 1) ьд1,У; передача информации в регистре 12 остатка ин теграла Soi, =$ (4, „f .

В соответствии с выражением (3) д запишем

1171

ИЛИ 117 блока 16 появятся единичные сигналы и, следовательно, на выходе элемента ИЛИ 118 тоже появится единичный сигнал. В результате по окончании итерации сигнал равенства кодов на выходе 76 блока 16 не появится и в блоке 10 квантования в триггерах 86 и 91 останется значение квантованного приращения интеграла, вьщеленное в предыдущей итерации, 10 т.е. в итерации, предшествующей той, в которой произошел сбой, а в D-триггерах 28 останется значение суммарной контрольной характеристики подынтегральной функции и остатка ин- 15 теграла, вычисленных в предыдущей итерации и занесенных соответственно в регистр 22 подынтегральной функции

22 и регистр 26 остатка интеграла.

Так как элемент И 119 открыт, то сиг->0 нал конца итерации пройдет с входа 42 цифрового интегратора через вход 74 блока 16, через открытый элемент

И 119 и поступит через выход 75 на выход 45 контроля цифрового интегра- 21 тора как сигнал сбоя. Причем элементы И 119 в.блоках 16 сравнения цифровых интеграторов выполнены по схеме с открытым коллектором и в цифровой интегрирующей структуре выходе 45 контроля, соединенные с выходами этих элементов И 119 блоков 16, всех цифровых интеграторов объединены и соединены с входом центрального устройства управления интегрирующей

35 структуры, поэтому сигнал сбоя с выхода 45 данного цифрового интегратора поступит в центральное устройство управления интегрирующей структуры, которое выдаст по этому сигналу сбоя 40 на входы 43 цифровых интеграторов сигнал повторного счета длительность одной итерации.

В результате элементы If 23, 27 и

29 первой группы откроются, а элемен-45 ты И 20, 24 и 31 второй группы закроются, так как на выходе элемента

НЕ 32 будет нулевой сигнал, и в течение одной итерации проведется повторение предыдущей итерации, в кото- SO рой произошел сбой. При этом в течение этой повторной итерации на входы сумматоров 2 и 8 поступят соответственно из регистров 22 и 26 через соответствующие открытые элементы 55

И 23 и 27 и элементы ИЛИ 21 и 25 значения подынтегральной функции и остатка интеграла, вычисленные двумя

789 20 итерациями ранее и записанные в предыдущей итерации, а на выход 44 приращений интеграла цифрового интегратора вьдается с выхода 56 блока 10 квантования значение квантованного интеграла, также вычисленное двумя итерациями ранее и оставленное в предыдущей итерации по сигналу сбоя без изменения. Кроме того, по сигналу повторного счета к информационным входам счетчика 17 подключаются через элементы ИЛИ 30 и через открытые элементы И 29 единичные выходы

D-триггеров 28 и по сигналу текущей установки, поступающему с выхода элемента !5 задержки, в счетчик 17 заносится значение с единичных выходов

D-триггеров 28 в качестве начального значения суммарной контрольной характеристики,подынтегральной функции и остатка интеграла, вычисленное также двумя итерациями ранее и соответствующее той подынтегральной функции и

% тому остатку интеграла, которые в этой повторной итерации поступают на входы сумматоров 2 и 8 с выходов регистров 22 и 26 соответственно.

Таким образом, в течение этой повторной итерации выполняются вычисления, повторяющие предыдущую итерацию, в которой произошел сбой, и если по окончании итерации значения, вычисленные в счетчике 14 по модулю d и в счетчике 17 по модулю совпадут, то блок 16 сравнения на выход 45 цифрового интегратора сигнал сбоя не выдаст, т.е. сбой устранится, поступление сигнала повторного счета на вход 43 цифрового интегратора прекратится, а на выходе

?6 блока 16 по сигналу конца итерации появится сигнал равенства кодов и вычисления продолжается. Если при повторном счете блок 16 сравнения выдаст на выход 45 цифрового интегратора сигнал сбоя, то он также поступит в центральное устройство управления ЦИС, которое выдаст по этому сигналу сбоя на входы 43 цифровых интеграторов еще один сигнал повторного счета длительностью одной итерации. Если и в этом случае вычисления производятся. неверно и блок 16 сравнения снова выдает сигнал сбоя, то эта неисправность квалифицируется как отказ и решение останавливается до устранения неисправности, 1171789 13 71789 иг.

1171789

1171789

Составитель А, Чеканов

Редактор Л, Гратилло Техред Л.Мартяшова Корректор В. Гирняк

Закаэ 4864/41 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений .и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4