Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра, два сумматора , схему сравнения, причем вход мантиссы делимого устройства соединен с первой группой информационных входов первого регистра, выходы первого регистра со смещением на один в сторону старших и выходы второго регистра подключены соответственно к йервой и второй группам информационных входов первого сумматора, вьрсоды которого подключены к первой группе информационных входов второго сумматора, выходы последнего подключены к второй группе информационных входов, первого регистра, первые .группы информационных входов второго и третьего регистров подключены соответственно к входам коэффициентов умножения и деления устройства, входы установки первого, второго и третьего рет гистров соединены с входом начальной установки устройства, входы разрешения и сложения первого сумматора соединены соответственно с первым и вторым входами мантиссы делителя устройства, выход схемы сравнения соединен с входом разрешения второго сумматора и с первым выходом мантиссы результата устройства,вход сложения второго сумматора соединен с вторым выходом мантиссы результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения деления при поразрядном вводе делителя, оно содержит четвертый регистр, третий, четвертый и пятый сумматоры, два элемента И, элемент ИЛИ, элемент ЗАПРЕТ и счетчик , причем выходы четвертого регистра соединены с первыми группами информационных входов третьего и четвертого сумматоров, выходы которых подключены соответственно к СП вторым группам информационных вхос дов второго и третьего регистров, выходы которых соединены соответственно с вторыми группами информа§ ционных входов третьего и четвертого сумматоров, выходы четвертого сумматора соединены с второй груп пой информационных входов второго со сумматора и со смещением на один в сторону младших с первой группой 4: входов пятого сумматора, вторая группа информационных входов которого соединена с выходами первого сумматора, выход знака первого регистра соединен с входом сложения второго сумматора, входом вычитания третьего сумматора, входом сложения пятого сумматора и с первым входом схемы сравнения, второй вход которой подключен к выходу знака пятого сумматора, выход схемы сравнения соединен с входом разрешения третьего сумматора, входы разрешения и вычитания четвертого суммато

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1173411 (51)4 G 06 Г 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

/ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 361 7857 /24-24 (22) 11.07.83 (46) 15.08.85. Бюл. й- 30 (72) О.А. Ханов (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Р 860063, кл. G 06 F 7/49, 1979. .Авторское свидетельство СССР

Ф 794634,кл. G 06 F 7/52, 1979. (54) (57 ) ВЪ|ЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра, два сумматора, схему сравнения, причем вход мантиссы делимого устройства соединен с первой группой информационных входов первого регистра, выходы первого регистра со смещением на один в сторону старших и выходы второго регистра подключены соответственно к первой и второй группам информационных входов первого сумматора, выходы которого подключены к первой группе информационных входов второго сумматора, выходы последнего подключены к второй группе информационных входов. первого регистра, первые .группы информационных входов второго и третьего регистров подключены соответственно к входам коэффициентов умножения и деления устройства, входы установки первого, второго и третьего ре-. гистров соединены с входом начальной установки устройства, входы разрешения и сложения первого сумматора соединены соответственно с первым . и вторым входами мантиссы делителя устройства, выход схемы сравнения соединен с входом разрешения второго сумматора и с первым выходом мантиссы результата устройства, вход сложения второго сумматора соединен с вторым выходом мантиссы результата устройства, о т л и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей эа счет обеспечения деления при поразрядном вводе делителя, оно содержит четвертый регистр, третий, четвертый и пятый сумматоры, два элемента И, элемент ИЛИ, элемент ЗАПРЕТ и счетчик, причем выходы четвертого регистра соединены с первыми группами информационных входов третьего и четвертого сумматоров, выходы которых подключены соответственно к вторым группам информационных входов второго и третьего регистров, выходы которых соединены соответственно с вторыми группами информационных входов третьего и четвертого сумматоров, выходы четвертого сумматора соединены с второй группой информационных входов второго сумматора и со смещением на один в сторону младших с первой группой входов пятого сумматора, вторая группа информационных входов которо1 го соединена с выходами первого сумматора, выход знака первого ре гистра соединен с входом сложения второго сумматора, входом вычитания третьего сумматора, входом сложения пятого сумматора и с первым входом схемы сравнения, второй вход которой подключен к выходу знака пятого сумматора, выход схемы сравнения соединен с входом разрешения третьего сумматора, входы разрешения и вычитания четвертого суммато1173411 ра соединены соответсТвенно с входами разрешения и сложения первого сумматора, инверсный выход старшего разряда четвертого сумматора соединен с первым входом первого элемента И, выход которого соединен с первым входом второго элемента И и управляющим входом элемента ЗАПРЕТ, выходом соединенного с тактовыми входами регистров с первого по чет» вертый, второй вход второго элемента И и информационный вход элемента ЗАПРЕТ соединены с тактовым входом устройства, выходы трех старших разрядов четвертого регистра соеди нены соответственно с первым, вторым

Изобретение относится к вычислительной технике и может быть использовано в специализированных цифровых вычислительных устройствах.

Целью изобретения является расширение функциональных возможностей за счет обеспечения деления при поразрядном вводе делителя.

На чертеже представлена схема вычислительного устройства.

Вычислительное устройство содержит регистры 1,2,3 и 4, сумматоры

5-9, схему 10 сравнения, элемент ИЛИ

11, элемент И 12, элемент 13 ЗАПРЕТ, элемент И 14, счетчик 15, вход 16 коэффициента умножения, вход 17 коэффициента деления, входы 18 и 19 мантиссы делителя, вход 20 мантиссы делимого, вход 21 константы, вход 22 порядка делителя, вход 23 начальной установки, тактовый вход 24, выходы 25 и 26 мантиссы результата, выход 27 порядка результата, выход 28 начала формирования результата.

Сумматоры 5-9 являются сумматорами-вычислителями.

Сумматоры 5 и 6 при отсутствии сигнала на входе разрешения осуществляют передачу кода с первого информационного входа на выход без изменения. При наличии сигналов разрешения и сложения осуществляется сложение операндов, при отсутствии сигнала сложения — вычитание второвходами элемента ИЛИ и с выходом начала формирования результата устройства, выход элемента ИЛИ соединен с вторым входом первого элемента И, выход второго элемента И соединен с счетным входом счетчика, вход приема информации которого соединен с входом установки четвертого регистра и входом начальной установки устройства, информационные входы четвертого регистра и счетчика соединены соответственно с входами константы и порядка делителя устройства, выход счетчика является выходом порядка результата устройства.

2 го операнда из первого сумматора 7, 8. При наличии сигнала вычитания сумматоры вычитают первый операнд из второго и при отсутствии сигнала, разрешения передают на выход код . второго информационного входа.

Сумматор 9 при наличии сигнала вычитания вычитает код первого информационного входа из кода второго

10 информационного входа, в противном случае — складывает.

Вычислительное устройство в режиме деления параллельного кода на последовательный код работает сле15 дующим .образом.

По импульсу начальной установки, поступающему на вход 23 устройства происходит запись начальных значений в регистры 1,2,3 и 4 и в счет20 чик 15 с соответствующих входов устройства 20, 16, 17,21 и 22, причем в регистры 2 и 3 записывается код

"0", в регистр 1 — код мантиссы делимого И, в старший разряд регист25 ра 4 — код "1", в остальные разряды — код "0", т.е. в регистр 4 записывается код К, в счетчик 15— дополнительный код П порядка делих теля.

Код делимого M может изменяться

3R 3R в пределах — — (И (—, 64 64

После начальной установки выполняются (k+n+1) циклов вычисления, 1173411 1

f1õ

Х=2 X. З .г

3 6

3 где (k+1) — число "пустых" разрядов при нарушении нормализации делителя, и — требуемое число значущих разрядов частного.

В каждом j-ом цикле() О, 1,..., k+n) на входы 18 и 19 устройства подается цифра S< j-го разряда

1 ,(начиная со старшего) мантиссы делителя, представленного в избыточном двоичном коде. Цифра S . кажr9 дого разряда может принимать одно из трех значений: О, 1, -1, которые кодируются двумя двоичными разрядами Р, qx следующим .образом!

Р О, ц „ = О или .1 соответстсоответствует S „= 1, Р„ = 1, х, 1

1 соответствует S = -1. х, 1. х, вычислительное устройство работает только при положительных значениях мантиссы делителя.

За (К+и+1) циклов принимаются все разряды мантиссы делителя.

При этом полное значение делителя х равно

В каждом j-oM цикле (j = 1с+1, k+2,..., k+n) на выходах 25 и 26 устройства формируется цифра S г,!

i-ro (начиная со старшего) разряда мантиссы частного в избыточном двоичном коде (i = 0,1,2,....,n-1).

Порядок частного формируется счетчиком 15 и выводится на выходы

27 устройства.

За и циклов на выходы .25 и 26 устройства выдаются все разряды мантиссы частного. При этом полное значение частного z равно

Р-1 ус2 .5 5,,2

1"-О

В каждом j-ом цикле управление работой сумматоров 5 и 8 осуществляется кодом цифры S q управление

i работой сумматоров 6 и 7 — кодом цифры S z, управление работой сум4 матора 9 — знаковым разрядом регист-. ра 1. . Разряд Рг цифры Яг формируется

I гI Ij схемой 10 сравнения, на входы кото-. рой подаются знаковые разряды сумматора 9 и регистра 1.

Разряд qz . цифры S является г, г„j знаковым разрядом регистра

j-ый вычислительный цикл заканчивается появлением j-го импульса на входе 24 устройства (счет импульсов начинается после НУ), после чего начинается (j+1)-ый вычислительный цикл. Импульс с входа 24 устройства поступает либо через элемент И 14 на счетный вход счетчика 15,, либо через элемент 13 ЗАПРЕТ вЂ” на такто.—

1О вые входы регистров 1,2,3 и 4. Происходит запись в регистры 1,2 и 3 с их вторых информационных входов и сдвиг содержимого регистра 4 на один разряд в сторону младших. Уп15 равление элементами И 14 и ЗАПРЕТ 13 осуществляется элементами ИЛИ 11 и

И 12 по анализу старших разрядов регистра 4 и сумматора 2.

Начальные значения кодов в ре2О гистрах 1,2,3,4 не изменяются до тех пор, пока Я <, не примет единичное значение. Это позволяет провести первую нормализацию делителя,т.е. ,исключить все старшие разряды ман25 тиссы делителя, заполненные нулями.

Элемент И 14 при нормализации открыт,.

Поэтому при приеме нуля в очередном разряде мантиссы делителя код счет, чика 15 увеличивается на единицу.

5б После окончания первой нормализа, ции элемент И 14 закрывается и открывается элемент 13 ЗАПРЕТ. В регистры 1,2,3 и 4 хаписываются новые значения кодов, после чего значения данных регистров не изменяются до тех пор, пока на входах 18 и 19 не появятся коды "О" или "1".

Это позволяет провести вторую нормализацию делителя, т.е. исключить старшие разряды мантиссы дели-. теля при приеме на входы 18 и 19 устройства последовательности: $ 3

1у 1у 1у ° ° ° ° у 1 °

При этом в регистре 3 формируется код мантиссы нормализованного делителя, умноженный на коэффициент R

k

50 где S„,> = О или 1.

В счетчике 15 формируется порядок частного, равный порядку нормализованного делителя, взятому с обратный знаком f1 У „= П + k-1 ..

Начиная с (k+1)-го цикла процесс нормализации заканчивается, начинается формирование на выходах 25 и

1173411

26 цифр мантиссы частного, начиная

Р со старшего разряда, в избыточном двоичном коде.

В (k+1)-ом цикле на выход устрой ства 28 выводится положительный импульс с выхода разряда регистра 4 с весом 2 R для подготовки следующего устройства системы к приему цифр частного.

Элемент 13 ЗАПРЕТ постоянно от-. крыт, элемент И 14 постоянно закрыт.

По каждому j-му импульсу (j=k+1), ....,k+1 k+n), поступающему на вход 24 устройства, содержимое регистра 1,2 3 и 4 обновляется. . Таким образом, в течение,(k+n+1) цикла формируется на выходах 25 и

26 устройства последовательный код мантиссы частного, а на выходах 27 устройства — параллельный код порядка, Кроме деления параллельного кода на последовательный код устройство позволяет вычислять результат умножения последовательного кода на дробный коэффициент, заданный числами в параллельном коде. При этом не требуется какая-либо перестройка структуры.

А

При вычислении функции 2 = — х

В на входы 20 и 21 устройства необходимо подать "0", на вход 16параллельный дополнительный код операнда А, на вход 17 " параллельный код операнда В.(Вход 22 в этом режиме не используется)

Последовательный код операнда х на входы 18 и 19, а также управляю- щие сигналы на входы 23 и 24 устройства подаются также, как и в первом режиме.

Так как структура не перестраи" вается, алгоритм работы устройства

А при вычислении функции Z = — х тот

В что. и в первом режиме. Отличие заключается лишь в записи начальных условий.

В течение всего процесса вычислений элемент ЗАПРЕТ 13 открыт, элемент И 14 закрыт. Работа устройства происходит аналогично предыдуще" му режиму, .Методическая погрешность вычисления не превышает 2 при выполнении условия l А < В/2.

1173411

Составитель А. Клюев

Редактор Т. Митейко Техред О.Неце Корректор О. Тигор

Заказ 5054/48 Тираж 710 Подписное

BHHElH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4