Делительное устройство

 

:ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО, со- . держащее генератор тактовых импульсов , первый и второй регистры, узел анализа знаков, первый и второй элементы ИЛИ, первый, второй и третий элементы И, причем выход генератора тактовых импульсов соединен с тактовыми входами первого и второго регистров , отличающееся тем, что, с целью повышения быстродействия , в устройства введены М+2 поразрядных блоков формирования подготовительных функций, блок определения цифр частного, блок входных регистров , блок регистров памяти разрядности , причем каждый поразрядный блок формирования подготовительных функций содержит элемент памяти делителя , элемент памяти разрядности, элемент памяти переноса, элемент памяти разрешения, первый и второй элементы И-ИЛИ, сумматор по модулю два, одноразрядный комбинационный сумматор прямой цепи, одноразрядный комбинационный сумматор инверсной цепи, элемент И прямой цепи, элемент И ин вареной цепи, элемент ИЛИ прямой цепи , элемент ИЛИ инверсной цепи, эле- . менты И и ИЛИ дополнения, первый, второй, третий, четвертый и пятый элементы И блокировки, первый и второй элементы НЕ, блок определения цифр частного содержит три яруса элементов формирования переноса и разрешения переноса и два элемента ИИЛИ , выходы которых являются соответственно сигналами переноса и частного , блок входных регистров содержит N пар входных m + 1 разрядных регистров , где пара состоит из входного регистра делимого и входного регистора делителя, двухканальный . переключатель нескольких входов на один выход, каждый канал которого додержит m + 1.разрядов, каладый ряд входного регистра содержит тактируемый двухступенчатый триггер и (Л элемент И-ИЛИ, блок регистров памяти разрядности содержит для каждой пары входных регистров один статический регистр памяти разрядности из (т-К) разрядов и одноканальный переключатель нескольких входов на один выход, где канал имеет. (т-К) разрядов,в со 00 ел устройство также введены многовходовой элемент ШШ-НЕ, триггер установки , триггер п+1 состояния, счетчик записи, дешифратор записи, счетto чик считывания, дешифратор считывания , схема сравнения, триггер Т-И состояния, триггер Т+2 состояния, триггер синхронизации считьшания, многовходовый элемент ИЛИ, четвер тый, пятый, шестой и седьмой элемен- , ты И, в узел анализа знака введены элементы памяти знака делимого, элемент памяти знака делителя, элемент И-ИЛИ, первый,,второй и третий сумматоры по модулю два, элементы памяти переноса и разрешения поразряд

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1198512

С51) 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHQMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3553835/24-24 (22) 15.02.83

:(46) 15.12.85. Бюл. 9 46 (72) А.Ю. Глазачев (53) 681.325 (088.8) (56) Авторское свидетельство СССР У 903867, кл. G 06 F 7/52, 1980.

Папернов А.А. Логические основы

ЦВТ. -М.: Сов. радио, 1972, с. 235, рис. 3. (54)(57)ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее генератор тактовых импульсов, первый и второй регистры, узел анализа знаков, первый и второй элементы ИЛИ, первый, второй и третий элементы И, причем выход генератора тактовых импульсов соединен с тактовыми входами первого и второго регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены M+2 поразрядных блоков формирования подготовительных функций, блок определения цифр частного, блок входных регистров, блок регистров памяти разрядности, причем каждый поразрядный блок формирования подготовительных функций содержит элемент памяти делителя, элемент памяти разрядности, элемент памяти переноса, элемент памяти разрешения, первый и второй элементы И-ИЛИ, сумматор по модулю два, одноразрядный комбинационный сумматор прямой цепи, одноразрядный комбинационный сумматор инверсной цепи, элемент И прямой цепи, элемент И инверсной цепи, элемент ИЛИ прямой цепи, элемент ИЛИ инверсной цепи, элементы И и ИЛИ дополнения, первый, второй, третий, четвертый и пятый к элементы И блокировки, первый и второй элементы НЕ, блок определения цифр частного содержит три яруса элементов формирования переноса и разрешения переноса и два элемента ИИЛИ, выходы которых являются соответственно сигналами переноса и частного, блок входных регистров содержит

Б пар входных m + 1 разрядных регистров, где каждая пара состоит из входного регистра делимого и входного регистора делителя, двухканальный . переключатель нескольких входов на один выход, каждый канал которого одержит m + 1.разрядов, каждый разряд входного регистра содержит тактируемый двухступенчатый триггер и элемент И-ИЛИ, блок регистров памяти разрядности содержит для каждой пары входных регистров один статический регистр памяти разрядности из (m-K) разрядов и одноканальный переключатель нескольких входов на один выход, где канал имеет. (m-К) разрядов, в устройство также введены многовходовой элемент ИЛИ-НЕ, триггер установки, триггер п+1 состояния, счетчик записи, дешифратор записи, счетчик считывания, дешифратор считывания, схема сравнения, триггер Т+1 состояния, триггер Т+2 состояния, триггер синхронизации считывания, многовходовый элемент ИЛИ, четвертый, пятый, шестой и седьмой элемен-, ты И, в узел анализа знака введены элементы памяти знака делимого, элемент памяти знака делителя, элемент

И-ИЛИ, первый, второй и третий сумматоры по модулю два, элементы памяти переноса и разрешения поразряд1!98512 ных блоков формирования подготовительных функций одинаковы и содержат основной триггер, вспомогательный триггер, построенные на элементах И-ИЛИ-НЕ, первый, второй, третий и четвертый элементы НЕ, кроме того, в устройство введены шина направления ввода делимого, шина направления ввода делителя, шина синхронизации ввода, шина синхронизации считывания, шины счетчика записи, шина счетчика считывания, в каждом поразрядном блоке формирования подготовительных функций выход элемента памяти делителя соединен с входом первого элемента HE и первым входом сумматора прямой цепи, выход первого элемента НЕ соединен с первым входом сумматора инверсной цепи, выход сумматора прямой цепи соединен с первыми входами элемента И и элемента ИЛИ прямой цепи, вторые входы элемента И и элемента ИЛИ прямой цепи соединены с выходом первого элемента И блокировки, вторые входы элемента И и элемента ИЛИ инверсной цепи соединены с выходом элемента ИЛИ дополнения, выходы элементов И, ИЛИ прямой цепи и элементов И, ИЛИ инверсной цепи соединены с первыми входами соответственно второго, третьего, четвертого и пятого элементов И блокировки, вторые входы которых соединены с выходом второго элемента НЕ, выходы четвертого и пятого элементов И блокировки сое" динены с первыми информационными входами соответственно элементов памяти переноса и разрешения, выходы второго и третьего элементов И блокировки соединены с вторыми информационными входами соответственно элементов памяти переноса и разрешения, третий информационный вход памяти переноса соединен с выходом сумматора по модулю два, первый вход которого соединен с выходом первого элемента И-ИЛИ, третий информационный вход элемента памяти разрешения, соединен с выходом элемента И дополнения, выход второго элемента И-ИЛИ соединен с информационным входом элемента памяти делителя, выход элемента памяти разрядности соединен с первым входом элемента ИЛИ дополнения, с первым входом первого элемента И блокировки данного разряда и с входом второго элемента HE предыдущего разряда, второй вход элемента ИЛИ дополнения соединен с выходом переноса сумматора .инверсной цепи предыдущего разряда, .второй вход первого элемента И блоки-. ровки соединен с выходом переноса сумматора прямой цепи предыдущего разряда, информационный вход элемента памяти разрядности данного разряда соединен с первым входом элемента И дополнения предыдущего разряда и с соответствующим выходбм блока регистров памяти разрядности, выход элемента памяти переноса данного разряда соединен с вторыми входами сумматоров прямой и инверсной цепей следующего более старшего разряда и с соответствующими входами элементов

И-ИЛИ блока определения цифр частного, выход элемента памяти разрешения данного разряда соединен с третьими входами сумматоров прямой и инверсной цепей следующего более старшего разряда и с соответствующими входами элементов И-ИЛИ блока определения цифр частного, входы управления элементов памяти переноса, разрешения, делителя и разрядности поразрядных блоков формирования подготовительных функций соединены с входами управления элементов памяти знаков делимого и делителя узла анализа знаков, с информационным входом триггера Т+2 состояния, с входом управления режимами первого регистра и с выходом первого элемента ИЛИ, первые входы выбора элементов памяти переноса и разрешения всех поразрядных блоков соединены с выходом элемента памяти знака делителя и с первым входом первого сумматора по модулю два узла анализа знаков, вторые входы выбора элементов памяти переноса и разрешения всех поразрядных блоков соединены с выходом переноса блока образования цифр частного, вторые входы элементов И дополнения и сумматора по модулю два каждого поразрядного блока формирования подготовительных функций соединены с выходом элемента ИИЛИ узла анализа знаков, первый инверсный и второй прямой входы первого элемента И-ИЛИ всех поразрядных блоков соединены с выходом второго сумматора по модулю два узла анализа знаков, третий вход первого элемента И-ИЛИ каждого поразрядного

1198512 блока соединен с соответствующим выходом первого канала двухканального переключателя нескольких входов на один выход блока входных регистров, четвертый вход первого элемента И-ИЛИ каждого поразрядного блока соединен с соответствующим выходом первого канала двухканального переключателя, взятого со сдвигом на один разряд в сторону младших разрядов, первый инвер .ый и второй входы второго элемента И-ИЛИ всех поразрядных блоков соединены с выходом третьего сумматора по модулю два узла анализа 9НаКОВ, третий вход второго элемента И-ИЛИ каждого поразрядного блока соединен с соответствующим выходом второго канала двухканального переключателя нескольких входов на один выход блока входных регистров, четвертый вход второго элемента И-ИЛИ каждого поразрядного блока соединен с соответствующим выходом второго канала двухканального переключателя, взятого со сдвигом на один разряд в сторону младших разрядов, в блоке анализа знаков выход элемента памяти знака делимого соединен с вторым входом первого сумматора по модулю два, первый вход второго сумматора по модулю два соединен с информационным входом элемента памяти знака делимого, с первым инверсным, с вторым прямым входами элемента И-ИЛИ блока анализа знаков и с выходом старшего разряда первого канала двухканального переключателя блока входных регистров, второй вход второго сумматора по модулю два узла анализа знаков соединен с выходом предстарше-го разряда первого канала двухканального переключателя блока входных регистров, первый вход третьего сумматора по модулю два узла анализа знаков соединен с информационным входом элемента памяти знака делите" ля, с третьим и четвертым входами элемента И-ИЛИ узла анализа знаков и с выходом старшего разряда второго канала двухканального переключателя блока входных регистров, вто" рой вход третьего сумматора по модулю два узла анализа знаков соединен, с выходом предстаршего разряда второго канала двухканального переключателя блока входных регистров, выход первого сумматора по модулю два узла анализа знаков соединен с первым инверсным входом первого элемента И-ИЛИ и с первым прямым входом второго элемента И-ИЛИ блока определения цифр частного, выход второго элемента И-ИЛИ блока определения цифр частного соединен с шиной частного, вторые входы, третьи четвертые и пятые инверсные входы первого и второго элементов И-ИЛИ блока определений цифр частного соединены с выходом триггера Т+2 состояния, остальные одноименные входы первого и второго элементов| И-ИЛИ объединены и соединены с соответствующими выходами элементов сигналов переноса и разрешения переноса предыдущих разрядов, входы каждого элемента И-ИЛИ соединены с соответствующими выходами элементов сигналов переноса и разрешения переноса предыдущих разрядов, числовые входы входных регистров с нечетными номерами соединены с шиной делимого, числовые входы входных регистров с четными номерами соединены с шиной делителя, входы направления ввода входных регистров с нечетными номерами соединены с шиной направления ввода делимого, входы направления ввода входных регистров с четными номерами соединены с шиной направления ввода делителя, выходы разрядов входных регистров с нечетными номерами соединены с соответствующими входами первого канала двухканального переключателя нескольких входов на один выход, выходы разрядов входных регистров с четными номерами соединены с соответствующими входами второго канала двухканального переключателя нескольких входов на один выход, входы выбора входных регистров, взятых с номерамн по порядку счета, соединены попарно, каждая пара — со своим входом выбора соответствующего регистра блока памяти разрядности и с соответствующим выходом дешифратора записи, входы управления двухканального переключателя блока входных регистров соединены с соответствующими входами одноканального переключателя блока регистров памя-ти разрядности и с соответствующими выходами дешифратора считывания, входы управления записи всех входных регистров соединены с соответствующи! 198512 ми выходами второго регистра, с соответствующими входами многовходового элемента ИЛИ-НЕ и с соответствующими информационными входами всех ре-.гистров блока памяти разрядности, входы разрешения записи всех регистров блока памяти разрядности соеди" иены с информационным входом триггера n+1 состояния, с выходом первого элемента И, с выходом управления счетом счетчика записи и с первым входом второго элемента И, выходы разрядов блока регистров памяти разрядности соединены с соответствующими входами одноканального.переклю" чателя нескольких входов на один выход, в каждом входном регистре информационный вход разрядного триггера соединен .с выходом элемента ИИЛИ этого же разряда, выход триггера является выходом соответствующего разряда регистра и соединен с первым, вторым входами элемента И-ИЛИ этого же разряда, а также с третьим входом элемента И-ИЛИ более младшего разряда, четвертые входы элементов И-ИЛИ всех разрядов и третий вход элемента И-ИЛИ старшего разряда соединены и являются числовым входом входного регистра, пятый инверсный, шестой и седьмой входы всех элементов И-ИЛИ входного регистра объединены и являются входом направления ввода, восьмой, девятый и десятый инверсный входы всех элементов И-ИЛИ входного регистра объединены и являются вхо-г дом выбора, одиннадцатый вход и двенадцатый инверсный вход элемента ИИЛИ каждого разряда объединены и являются для каждого разряда входом управления записи, первый вход первого элемента И соединен с К-входом триггера установки и с выходом третьего элемента И, второй инверсный вход первого элемента И соединен с первым инверсным входом четвертого элемента И, с входом блокировки дешифратора записи,, с выходом пятого элемента И и с шиной переполнения, второй вход четвертого элемента И соединен с шиной запуска, à его выход с З -входом триггера установки, первый вход треть. его элемента И соединен с шиной управления, а его второй вход соединен с выходом триггера установки, с входом управления установкой в ноль второго регистра и с шиной синхронизации записи, выход многовходового элемента ИЛИ-НЕ соединен с входом .второго регистра, выход триггера

n+1 состояния соединен с первым входом шестого элемента И, входы установки триггера установки, триггера

n+1 состояния, триггера Т+2 состояния, триггера синхронизации считывания, первого регистра, счетчика считывния, счетчика записи соединены с шиной установки, выходы счетчика записи соединены с соответствующими входами дешифратора записи, схемы сравнения и с соответствующими шинами счетчика записи, выходы счетчика считывания соединены с соответствующими входами дешифратора считывания, схемы сравнения и соответствующими шинами счетчика считывания, выход схемы сравнения соединен с первым инверсным входом седьмого элемента

И, с вторым инверсным входом шестого элемента И, с вторым входом второго элемента И и с первым входом пятого элемента И, выход седьмого элемента И соединен с первым входом первого элемента ИЛИ, выход шестого . элемента И соединен с вторым входом первого элемента ИЛИ, выход триггера Т+1 состояния соединен с вторым входом седьмого элемента И и с третьим инверсным входом шестого элемента И, выход многовходового элемента

ИЛИ соединен с вторым входом пятого элемента И, с четвертым инверсным входом шестого элемента И и с третьим инверсным входом второго элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с информационным входом триггера Т+1 состояния, с входом управления счетом считчика считывания и с последовательным выходом первого регистра, выходы разрядов первого регистра соединены с соответствующими входами многовходового элемента ИЛИ, параллельные входы первого регистра соединены с соответствующими выходами одноканального переключателя нескольких входов на один выход блока регистров памяти разрядности, являющимися выходами блока регистров памяти разрядности, выход второго элемента ИЛИ соединен с информационным входом триг1198512 гера синхронизации считывания, выход которого соединен с шиной синхронизации считывания, в элементах памяти переноса и разрешения информационный вход вспомогательного триггера соединен с выходом основного триггера, а выход вспомогательного триггера является выходом элемента памяти переноса и разрешения, тактирующий вход вспомогательного триггера соединен с входом первого элемента НЕ и является тактов".м входом элемента памяти переноса и разрешения, выход первого элемента НЕ соепинен с первым тактирующим входом основного триггера, первый и второй информационные входы основного триггера объединены и являются первым информационным входом элемента памяти переноса и разрешения, третий и

:четвертый информационные входы основного .триггера объединены и являются вторым информационным входом элемента памяти переноса и разрешения, пятый информационный вход основного триггера является третьим информационным входом элемента памяти переноса и разрешения, второй и третий тактирующие входы основного триггера соединены с входом второго элемента

НЕ и являются первым входом выбора элемента памяти переноса и разрешения, четвертый и пятый тактирующие

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих вычислительных систем.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 представлена функциональная схема делительного устройства; на фиг. 2 — функциональная схема поразрядного блока формирования.подго- 1О товительных функций; на фиг. 3— функциональная схема элемента формирования переноса и разрешения гереноса; на фиг. 4 — функциональная схема блока определения цифр част- 1з входы основного триггера соединены с выходом второго элемента НЕ, шестой и седьмой тактирующие входы основного триггера соединены с входом третьего элемента HE и являются вторым входом выбора элемента памяти переноса и разрешения, восьмой и девятый тактирующие входы основного триггера соединены с выходом третьего элемента НЕ, десятый тактирующий вход основного триггера соединен с входом четвертого элемента -НЕ и является входом управления элемента памяти переноса и разрешения, выход четвертого элемента НЕ соединен с одиннадцатым, двенадцатым, тринадцатым и четырнадцатым тактирующими входами основного триггера, тактовые входы элементов памяти делителя, разрядности, переноса и разрешения всех поразрядных блоков формирования подготовительных функций, элементов памяти знаков делимого и делителя узла анализа знака, всех входных регистров блока входных регистров, всех регистров памяти разрядности блока регистров памяти разрядности, триггера установки, триггера и+1 состояния, триггера Т+1 состояния, триггера Т+2 состояния, траггера синхронизации считывания, счетчика записи и счетчика считывания соединены с выходом генератора тактовой частоты.

2 ного; на фиг. 5 — функциональная. схема блока входных регистров; на фиг. б — функциональная схема блока управления.

Делительное устройство содержит

М+2 поразрядных блоков 1 формирования подготовительных функций, узел

2 анализа знаков, блок 3 входных регистров, блок 4 регистров памяти разрядности, блок 5 управления, блок

6 коммутации ввода-вывода, блок 7 определения цифр частного. Устройство имеет шины 8 счетчика записи, шину 9 делимого, шину 10 делителя, шину 11 частного, шину 12 направле1198512 ния нво;.;,: л . лим<>гo Ä íïtíó I 3 направления -.>,;о,:; ;tt-.в«. с. ist,,во у I 4 ..правления, лип 1 5 t.tв у;-ка, ли .г 6 установки, шину 17 синхронизации записи, Шину !8 переполнения, шину 19 син- 5 хрониэации считывания, шины 20 счетчика итывания, Поразрядный блок

I формирования поде< тони ельных функций содержит элемент 2! памяти переноса, элемент 22 памяти раэреше10 ния, элемент 23 памяти делителя, элемент 24 памяти разрядности, первый, второй элементы И-HJIH 25 и 26, элемент НЕ 27, элемент 28 сумма по модулю дна, элемент ИЛИ 29 дополнения, элемент HE 30, одноразрядный комбинационный сумматор 31 прямой ветви, одноразрядный комбинационный сумматор 32 инверсной ветви, элемент

И 33 прямой ветви, элемент И 34 инверсной ветни, элемент ИЛИ 35 прямой ветви, элемент ИЛИ 36 инверсной ветви, элемент И 37 дополнения, элементы И 38-42 блокировки. Блок 1 определения цифр частного состоит

25 иэ трех групп, которые содержат элементы 43 формирования переноса и разрешения переноса, и элементы ИИЛИ 44 и 45. Элемент 43 формирования переноса и разрешения переноса содер-ЗО жит элемент И-ИЛИ 46 и элемент И 47.

Блок 3 входных регистрон содержит

И пар входных регистров 48 делимого и делителя и двухканальный переключатель 49. Блок 5 управления содер- З5 жит генератор 50 тактовых импульсов, регистр 51 сдвига, элемент ИЛИ-НЕ

52, триггер 53 установки, триггер

54 и+1 состояния элементы И 55, 56 и 57. Блок 5 управления имеет вход 4О управления шины 14, вход запуска шины 15, вход установки шины 16, вход синхронизации записи шины 17.

Устройство работает следующим образом. 45

Пусть на входах управления блоков и на входе управления узла 2 сформировано единичное состояние. В блоках 1 это состояниеподается навходы управления элементов памяти. На информационные входы элементов 23 памяти делителя подаются соответствующие разряды делителя, а на два старших разряда — значение знака делителя. 55

На информационный вход элемента 24 памяти раэрядности младшего (-4) разряда подается единица, на информационные входы элементов 24 памяти разрядности остальных разрядон подаются нули. В элементы 23. и 24 памяти запись производится только при наличии единичного состояния на их входах управления. На информационные входы элементов 21 памяти Функции переноса подается прямое или инверсное значение соответствующих раэрядон делимого со смещением на сдин разряд в сторону младших разрядов по отношению к делителю, младший разряд делимого подается на информационный вход элемента 21 дополнительного предмладшего (-5) блока 1. На информационный вход элемента 22 памяти предмладшего блока I через элемент

И 37 подается единица разрядности с выхода блока младшего разряда н том сдучае, если делимое инвертиру-, ется, что производится при наличии на входах блоков 1 единичного сигнала инверсии,д елимого.

Делимое, согласно таблице, инвертируется, если знаки делимого и делителя равны соответственно (1) и (01).

Для этого элементом И-ИЛИ узла 2 вырабатывается сигнал инверсии делимого, подаваемый на входы блоков 1.

При наличии единичного состояния на управляющих входах элементы 21 и 22 памяти принимают информацию, а действие остальных входов блокируется.

На информационные входы элементов 22 памяти остальных блоков 1 подаются нули. Следующим тактом, подаваемым на тактовые входы элементов 23, 24, 21 и 22 памяти, указанные значения делителя, делимого и дополнительных единиц младшего разряда записываются н соответствующие элементы памяти.

В результате чего с выходов элементов 21 и 22 памяти данного разряда на входы сумматора 31 прямой ветви и сумматора 32 инверсной ветви следующего разряда подается прямое или инверсное значение делимога (в дальнейшем удвоенного остатка), т.е. со сдвигом на один разряд в сторону старших разрядов. На сумматоры 31 прямой ветви подаются соответствующие разряды прямого значения делителя с выходов элементов 23 памяти, а на сумматоры 32 инверсной ветви— соответствующие разряды инверсного значения целителя с выходов инверторон. В блоке 1 младшего разряда на

1198512

10

f5

20 известен. При положительном делимом и положительном делителе инвертируется делитель, что соответствует суммированию "+" удвоенного остатка с "-" делителем, значит должно выбираться значение входов инверсной ветви, а е = 1 при Т+2 состояния. При

"-" делимом и "-" делителе инвертируется делимое, что соответствует суммированию +" удвоенного остатка с

"-" делителем, значит должно выбираться значение входов прямой ветви, а е = 1 при Т+2 состояния. При "-" делимом и "+" делителе инверсий нет, 35 что соответствует суммированию "-" удвоенного остатка с "+" делителем, значит должно выбираться значение входов прямой ветви, а е = О при Т+2 состояния. При положительном делимом

40 и отрицательном делителе есть инверсия делимого н делителя, что соответствует суммированию "-" удвоенного остатка с "+" делителем, значит должно выбираться значение входов инверс-.

45 ной ветви, а е = О при Т+2 состояния.

Таким образом, значение выхода е при

Т+2 состоянии противоположно значению знака частного на шине.11. При

Т+2 состоянии на шине 11 образуется

50 знак частного, а иа выходе переноса блока 7 - сигнал для выбора первого остатка. Следующим тактом (.считаем, что такт после Т+2 такта является первым тактом следующего цикла деле55 ния}, т,е. первым тактом, в элементш

21 и 22 памятй записываются значения правильного первого остатка в виде двух чисел, выраженных функциями D первый вход элемента ИЛИ 29 подается единица разрядности, на выходе элемента ИЛИ 29 образуется единица младшего разряда от инверсии делителя. На выходах сумматоров 31 образуются поразрядные суммы и переносы при прямом значении делителя, а на выходах сумматоров 32 — поразрядные суммы и переносы при инверсном значении делителя. На выходах элементов И 33, ИЛИ 35 обр"-зуются соответственно подготовительные функции переноса (D) и разрешения переноса (P) прямой ветви. На выходах элементов И 34, ИЛИ 36 образуются соответственно подготовительные функции переноса (D) и разрешения .переноса (Р) инверсной ветви.

На прямых информационных входах элементов 21 и 22 памяти появляются значения подготовительных функций

D, P прямой ветви, а на инверсных информационных входах — значения D, Р инверсной ветви. Одновременно с образованием подготовительных функций О, P следующей операции на прямых и инверсных входах элементов 21 и 22 в блоке 7 происходит образова ние.опережающего переноса по подготовительным функциям данного такта, записанным в элементах 21 и 22 памяти. Образование опережающего переноса в блоке 7 происходит во всех тактах, кроме Т+2 такта, в котором в элементах 21 и 22 памяти записано прямое или инверсное значение делимого, т.е. в начале цикла деления.

Вследствие этого для правильного нахождения первого остатка нужно выбрать результат прямой или инверсной ветвей по известным значениям знаков делимого и делителя. В Т+2 такте значение опережающего переноса (е) на выходе переноса блока 7 определяется поэтому принудительно. Так

- как в устройстве одновременно образуются сумма удвоенного остатка с положительным делителем и сумма удвоенного остатка .с отрицательным делителем, то одна из этих сумм пра" вильная, а другая неправильная. Правильная сумма образуется от суммирования положительного делимого (удвоенного остатка) с отрицательным делителем или отрицательного делимого (удвоенного остатка) с положительным делителем. Сумма прямой ветви подается на прямые входы, а сумма инверсной ветви — на инверсные входы элементов

21 и 22 памяти, на знаковые входы которых подаются соответствено значения знака делителя с выхода элемента памяти узла 2 и опережающий перенос (е).с выхода переноса блока 7, а соответсвующая сумма выбирается согласно таблице.

Таблица действительна во всех так-тах после записи первого остатка в элементы 21 и 22 памяти. Состояние входов прямой ветви выбирается, если значения знаковых входов совпадают, а если различны, то выбирается состояние инверсных входов.

После Т+2 такта в элементах 21 и

22 памяти записано прямое или инверсное значение делимого, знак которого

1198512 и Р, которые сразу подаются на сумматоры 31 и 32 прямой и инверсной ветвей со сдвигом на один разряд в сторону старших разрядов. В прямой и инверсной ветвях образуются два значения второго остатка: одно правильное, другое неправильное. Одновременно с этим значения записанных в элементах 21 и 22 функций D и Р !О подаются соответственно на входы переноса и разрешения блока 7, в котором происходит образование опережающего переноса на выходе переноса и очередной цифры частного на выходе элемента И-ИЛИ 45, подаваемой на шину Il частного. Блок 7 определения цифр частного построен на узлах 43 формирования переноса и разрешения переноса (фиг. 3), включанных груплами. При первом состоянии на шине

11 появляется первый значащий разряд частного (разряд переполнения). По второму такту в элементы 21 и 22 памяти записываются правильные значе25 ния второго остатка, затем производится одновременное образование второй значащей цифры частного правильного и неправильного третьего остатка. В каждом следующем такте операции повторяются аналогично. Частное имеет n + 1 разряд, для определения одной цифры частного используется один такт, все такты имеют одинаковую длительность. В цепях формиро" 35 вания остатка сигнал распространяется через последовательно соединен" ные одноразрядный сумматор 31 (32) на три входа и два выхода (считаем, что сумматор имеет 4 уровня элемен- 40 .тов типа И, ИЛИ), элемент И 38 (ИЛИ

29), элемент И 33, ИЛИ 35, И 34,.

ИЛИ 36, элементы И 41, 42, 39 и 40, т.е. через 7 уровней элементов типа

И, ИЛИ, а без учета блокирующих эле- 45 ментов И 38-42 через 6 уровней элементов типа И, ИЛИ. В блоке 7 для 81 разряда сигнал распространяется через 8 уровней элементов тина И, ИЛИ (4 элемента И-ИЛИ). 50

На элементы 23 памяти делителя и входы элементов 21 памяти делитель и делимое при Т+1 состоянии подаются в соответствии с условием: если значения знакового разряда и разряда 55 переполнения совпадают, то исключается знаковый разряд, знаковым становится разряд переполнения, делитель или делимое подается без смещения; если же значения знакового разряда и разряда переполнения не совпадают, то исключается младший ,разряд, делитель или делимое подается со смещением на один разряд в сторону младших разрядов, а коррекция порядка производится вне устройства. Смещение делителя и делимого реализуется соответственно на элементах И-ИЛИ 25 и 26 блоков 1. На входы элемента И-ИЛИ 26 (i-1 ) разряда подаются соответственно и (— 1) разряды делителя, а на управляющий вход-сигнал анализа переполнения делителя с выхода элемента сумма по модулю два узла 2. На входы элемента

И"ИЛИ 25 (i — 1 ) разряда подают— соответственно (i + 1) и i разряды делимого, а на управляемый входсигнал анализа переполнения делимого с выхода элемента сумма по модулю два узла 2 ° При наличии единицы на управляющих входах есть смещение, при наличии нуля нет. При подаче делимое имеет также постоянное смещение на один разряд вправо °

Работа устройства при изменении разрядности, которое производится записью единицы с младшего разряда по Т+2 такту в соответствующий элемент 24 памяти разрядности,, происходит следующим образом. Старший разряд делимого и делителя всегда записывается в один и тот же разряд, его место фиксируется, а младший разряд смещается в зависимости от разрядности, которая определяется единицей разрядности, записываемой в элементы 24 памяти. Во всех более старших разрядах элементов 24 памяти записаны нули. Единица разрядности подается после Т+2 такта с выхода элемента 24 младшего разряда на выход элемента

ИЛИ 29 и-на вход запрета элемента И

38 блокировки этого же разряда. Таким образом, в инверсной ветви младmего разряда всегда подается дополнительная единица как перенос из более младшего разряда, а в прямой ветви блокируется подача переноса иэ более младшего разряда. Единица разрядности также подается через элемент НЕ 27 .на входы элементов И 3942 блокировки предмладшего разряда.

Первым тактом. нового цикла в элементы 21 и 22 предмладшего разряда запи1198512

10 шутся нули, которые будут в них записываться каждым тактом вплоть до следующего Т+2 такта. После первого такта младший разряд данной разряд-. ности полностью отключается от предыдуцих разрядов и на его значение и значения более старших разрядов предыдушие младшему разряды не влия" ют вне зависимости от состояния элементов 23, 24, 21 и 22 памяти предыдущих младшему разрядов, кроме эле-, ментов 21, 22 памяти предмладшего разряда, в которых после первого также обязательно записаны нули, С выхо- 15 дов элементов 21 и 22 предмладшего разряда после первого такта нули подаются также на соответствующие вхо; ды переноса и разрешения блока 7 об- . разования цифр частного, что запреща- 2О ет распространение опережающего пере носа из всех предыдущих младшему разрядов, а до первого такта после

Т+2 такта опережающий перенос на вы" ходе переноса блока 7 определяется принудительно. Значения элементов .

21 — 24 (с учетом нулей в элементах

21 и 22 предмладшего разряда) предыдущих младшему разрядов данной разрядности могут бить произвольнымие

Буферным устройством, осуществляющим согласование между работой блоков 1 и 7 и последовательным вводом делимого и делителя, является 35 блок 3 входных регистров, а управление разрядностью данного цикла работы блоков 1 и 7 производит блок

4 регистров памяти разрядности. Блок

3 входных регистров содержит Я пар 40 входных регистров 48 делимого и делителя,.которые необходимы для про" .межуточного хранения чисел при работе с переменной разрядностью, определяемой в момент прихода и состоя- 4> ния по шине 14 управления. Делимое и делитель вводятся последовательно, синхронно, по одному. разряду эа такт, каядое в свой входной регистр одной пары 48, Делитель и делимое независимо друг от друга могут вводи- . ться как старшими разрядами вперед, так и младшими разрядами вперед при условии, что ввод синхронный, а разрядность делимого ч делителя одина- Ы5 кова. Вследствие этого возникают 4 комбинации последовательного синхронного ввода. Разряды делимого поФ даются на шину 9, а направление его ввода выбирается состоянием. шины 12, если оно нуль, то делимое вводится младшими разрядами вперед, если единица, то старшими разрядами вперед.

Разряды делителя подаются на шину

10, а направление его ввода выбирается состоянием шины 13 аналогично выбору направления делимого. Пара регистров, в которые производится ввод делимого и делителя, выбирается единичным сигналом соответствующего .входа переключения записи, сигнал переключения записи присутствует только на одном из входов, а подается на эти входы с выходов дешифратора записи блока 6. Каждый входной регистр пары выполняет следующие функции. При значении входа выбора нуль все разряды регистра находятся в состоянии памяти, при значении входа выбора единица, а входа направления ввода нуль регистр работает как сдвиговый регистр для ввода числа младшими разрядами вперед. При значении входа выбора единица, входа направления ввода единица входное значение числа поступает одновременно на все разряды регистра, а запись производится только в тот разряд, на входе управления записи которого есть единица, остальные разряды останутся в состоянии памяти. Если единица на входах управления записи с каждым тактом последовательно сдвигается от входного старшего разряда к младше- . му, то в данном режиме регистр работает как регистр для ввода числа старшими разрядами. При любом направлении ввода старший разряд числа moбой разрядности записывается в старший разряд регистра. Двухканальный переключатель 49 блока 3 по единичному сигналу одного из входов переключения считывания подключает к выходам делимого и делителя блока 3 соответствующие выходы регистров 48 делимого и делителя. В блоке 4 ре-. гистров памяти разрядности содержит- . ся несколько статических регистров памяти, по одному для каждой пары входных регистров блока 3. При появлении состояния на входе разрешения записи возможна запись параллельного кода разрядности в регистр, выбран-ный единичным сигналом одного из входов выбора записи.

1198512

1г

По n + I такту в выбранный регистр памяти разрядности и одновременно к регистру 48 соответствующей пары блока 3 записываются соответственно код разрядности и n + 1 разряды делимого и делителя ° Считывание кода разрядности в элементы 24 памяти разрядности блоков 1 производится с выходов блока 4, а соответствующий регистр подключается с помощью единичного сигнала одного из входов выбора считывания. Согласование последовательного ввода чисел различной разрядности в блок 3, определения кода разряд- !5 ности в блоке 4 с работой блоков формирования подготовительных функций и блока 7 определения цифр частного производится с помощью блока 6 коммутации ввода-вывода и блока 5 управления. Рассмотрение производится с учетом того, что совместная работа поразрядных блоков I блока 7 и узла

2 описана ранее. Тактовый сигнал с выхода генератора 50 подается на так- товые входы элементов 2.1 — 24 памяти всех блоков- 1, узла 2, всех входных регистров 48 блока 3, всех регистров блока 4, счетчика записи, счетчика считывания, регистра, триггеров бло- 30 ка 6, регистра 51 сдвига, триггеров

53 и 54 блока 5, Пусть на шину 16 подан сигнал установки, устройство находится в исходном состоянии, это значит, .что 35 триггер 53 установки, триггер 54

n+I состоянии и регистр 51 сдвига блока 5 управления в нулевом состоянии, кроме того, в нулевом состоянии счетчик записи, счетчик считыва- 4О ния, регистр, триггер Т+1 состояния, триггер Т+2 состояния и триггер блока 6. Все регистры блоков 3 и 4 и элементы памяти блоков 1 и 2 находятся в произвольном состоянии. На выходе 45 элемента ИЛИ нуль, поэтому сигнал переполнения на шине 18 также, нуль,что разрешает прохождение сигнала "3a-пуск" на 3 — вход триггера 53 установки. Сигнал "Запуск" подается иа 50 шину 15. Первым тактом после снятия сигнала установки шины 16 (тот такт имеет номер и+2 цикла ввода) включается в единицу триггер 53 установки. Сигнал с выхода триггера 53 по- 55 дается на шину 17 синхронизации записи, на вход управления установкой в нуль регистра 51 сдвига и на вход элемента И 55. Снимается управление установкой в нуль регистра 51 разрешена подача и состояния шины 14.

В этот момент на выходе элемента

ИЛИ-НЕ 52 единица, которая подается на входы старшего разряда всех регистров 48 блока 3, При значении входа направления ввода единица (ввод старшими разрядами вперед) разрешена параллельная запись информации в регистр 48, имеющий на входе выбора единицу, т.е. регистр, соответствующий состоянию нуль счетчика записи. Первым тактом цикла ввода записываются первые разряды делимо.го и делителя (старший или младший в зависимости от значения входа направления ввода соответствующего регистра), в первый разряд регистра

51 зайисывается единица, на выходе элемента ИЛИ 52 появляется нуль. После первого такта единица появляется на входах второго разряда, на остальных входах будут нули. Вторым тактом записывается второй разряд дели" .мого и делителя (при подаче старшими разрядами вперед запись во второй разряд, при подаче младшими разрядами вперед сдвиг). Каждым следующим тактом запись делимого и делителя производится аналогично предыдущим и одновременно сдвигается единица в регистре 51.,По и такту в регистры 48 записываются разряды делимого и делителя, а на шине 14 уп- равления появляется и состояние, которое поступает через элемент И 55 на К-вход триггера 53 установки, а через элемент И 57 на D-вход триггера 54 и+1 состояния, на вход разрешения записи блока 4, на вход управления счетом счетчика записи и на первый вход блока б, По п+1 такту происходит запись кода разрядности в регистр разрядности блока 4 с нулевым номером, записываются n+I разряды делимого и делителя в регистры 48 блока 3 с нулевым номером, регистры

48 делимого, делителя с нулевым номером переходят в состояние памяти записанных чисел. По Т+2 такту происходит считывание из блоков 3 и 4 значений делимого, делителя и кода разрядности в элементы памяти блоков 1 и узла 2, кода разрядности в регистр блока 6, на шине 11 образуется значение знакового разряда част1198512!

Ветвь

Знак делителя

Перенос е

Прямая

Инверсная

Инверсная

Прямая

Примечание, 0 — "+"; ного. ОцнонремеHHQ с получением частного первого цикла начинается ввод чисел «торого цикла. Изменение уровня сигнала на шинах 12 и 13 направления ввода нужно производить по n+2 такту, при и+1 состоянии на шине 17 синхронизации записи, тогда одновременно с подачей первых разрядов чисел следующего цикла на шины 9 и 10 включается соответствующее направление ввода. Определение момента начала выдачи соответствующего частного от данных делимого и делителя производится следующим образом. В момент подачи и состояния на шину 14 управления код счетчика записи на шинах

8 соответствует входным регистрам 48 делимого и делителя блока 3, в которые п+! тактом окончательно записываются данные числа. В момент появления выходного Т+1 состояния на шине 19 синхронизации считывания код счетчика считывания на шинах 20 соответствует номеру регистров блоков

3 и 4, из которых Т+2 тактом в элементы памяти блоков I и узла 2 считываются делимое, делитель, код разрядности. Равенство кодов шин 8 и 20, определяемое для кода шин 20 при Т+1 состояния шины 19, показывает момент выдачи знакового разряда искомого частного, где код шин 8 записан ра10 нее во внешних элементах памяти, При работе с сигналом переполнения шины

18 в качестве сигнала,. останавливающего ввод очередной пары делимого

-и делителя до его снятия, вводимые числа могут иметь любую разрядность в пределах от К до М при произвольном количестве регистров в блоках 3 и 4. Если будет превышена емкость блоков 3 и 4, то возникает перепол20 нение и остановка ввода очередной пары чисел. Для исключения остановки ввода минимальная разрядность чисел К должна быть согласована с емкостью блоков

253и4.

1198512

1198512

1198512

Рие 4

Я

1198512

Составитель В. Гусев

Теехред С.Мигунова Корректор Г.Решетник

Редактор M. Дылын

Заказ 7722/48 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-3$, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Óæãoðîä, ул. Проектная, 4