Процессор

 

1, ПРОЦЕССОР, содержащий операционный блок, блок формирования адреса, блок микропрограмт-гной памяти и регистр микрокоманд, синхровход , информационный вход, выход управления чтением, выход управления записью, выход кода микроинструкции и выход операционного поля которого подключены соответственно к синхровходу процессора, информационному выходу блока микропрограммной памяти, первому и второму . входам блока формирования адреса , первому входу операцион ного блока и управляющему выходу процессора, третий, четвертый, пятый , шестой и седьмой входы блока формирования адреса соединены соответственно с входом начальной установки процессора, адресным выходом блока микропрограммной памяти, выходом переноса операционного блока, синхровходом процессора и первым информационным входом процессора, первый и второй выходы блока формирования адреса подключены соответственно к адресному входу блока микропрограммной памяти и второму входу -/IS .. / операционного блока, адресный и информационньш выходы которого подключены к соответствующим выходам процессора, третий, четвертьй, пятый и шестой входы операционного блока подключены соответственно к первому, второму и третьему информационным входам и синхровходу процессора , отличающийся тем, что, с целью повышения производительности , он содержит дешифратор, два реверсивных счетчика и коммутатор , причем управляющий вход и первый , второй и третий информационные входы и выход коммутатора соединены i соответственно с выходом первого уп-.. равляющего поля регистра микрокоманд, (Л выходами первого и второго реверсивных счетчиков, информационньпч выходом регистра микрокоманд и седьмым входом операционного блока, синхровход . S процессора и выход второго управляюю щего поля регистра микрокоманд под ключены соответственно к зтравляю щему и информационному входам дешифратора , первый выход которого под1ч9 ключен к входам записи первого и СО 4 второго реверсивных счетчиков, а второй, третий, четвертый и пятый выходы - соответственно к входам сло. жения и вычитания первого и второго реверсивных счетчиков, информационные входы которых подключены соответственно к второму и третьему информационным входам процессора 2. Процессор по п. 1, о т л и ч в ю щ и и с я тем, что операционный блок содержит дешифратор микроинструкций , дешифратор выбора регистра, одиннадцать грзтп элементов И, пять

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU „„1200294

А цц4G 06F 15 00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

К А8ТОРСНОМУ СВИДЕТЕЛЬСТВУ ll ф (21) 3709231/24-24 (22) 15,03.84 (46) 23.12.85. Бюл. N- 47 (72 ) В.А.Гришин (53) 681.32(088.8 ) (56) Березенко А.И., Назарьян А.Р,, Корягин Л.Н. Микропроцессорные комплекты повышенного быстродействия.

M. Радио и связь, 1981, с. 168.

Авторское свидетельство СССР

Ф 1037263, кл. G 06 F 15/00, 1983. (54)(57 ) 1. ПРОЦЕССОР, содержащий операционный блок, блок формирования адреса, блок микропрограминой памяти и регистр микрокоманд, синхровход, информационный вход, выход управления чтением, выход управления записью, выход кода микроинструкции и выход операционного поля которого подключены соответственно к синхровходу процессора, информационному выходу блока микропрограмм ной памяти, первому и второму входам блока формирования адреса, первому входу операционного блока и управляющему выходу процессора, третий, четвертый, пятый, шестой и седьмой входы блока формирования адреса соединены соответственно с входом начальной установки процессора, адресным выходом блока микропрограммной памяти, выходом переноса операционного блока, синхровходом процессора и первым информационным входом процессора, первый и второй выходы блока формирования адреса подключены соответственно к адресному входу блока микропрограммной памяти и второму входу операционного блока, адресный и информационный выходы которого под ключены к соответствующим выходам процессора, третий, четвертый, пятый и шестой входы операционного блока подключены соответственно к первому, второму и третьему информационным входам и синхровходу процессора, отличающийся тем, что, с целью повышения производительности, он содержит дешифратор, два реверсивных счетчика и коммутатор, причем управляющий вход и первый, второй и третий информационные входы и выход коммутатора соединены соответственно с выходом первого уп-.. 9равляющего поля регистра микрокоманд, выходами первого и второго реверсивных счетчиков, информационным выходом ( регистра микрокоманд и седьмым входом операционного блока, синхровход . процессора и выход второго управляющего поля регистра микрокоманд под- р ключены соответственно к управляю- ми щему и информационному входам дешифратора, первый выход которого подключен к входам записи первого и второго реверсивных счетчиков, а второй, третий, четвертый и пятый " 4 выходы - соответственно к входам сло-.

I жения и вычитания первого и второго реверсивных счетчиков, информацион-у ные входы которых подключены соответственно к второму и третьему информационным входам процессора.

2. Процессор по п. 1 о т л и ч аю шийся тем, что операционный блок содержит дешифратор микроииструкций, дешифратор выбора регистра, одиннадцать групп элементов И, пять1200 групп элементов ИЛИ, группу регист- ров, группу элементов НЕ, сумматор, .пять элементов И, элемент ИЛИ, регистр адреса и сдвиговый регистр, вход и выходы дешифратора микроииструкций соединены соответственно с первым входом блока и первыми входами первого, второго, третьего, четвертого и пятого элементов И, первыми входами элементов И первой, второй, ;третьей, .четвертой, пятой, шестой седьмой и восьмой групп, информационный вход, вход. параллельной записи, вход сдвига, последовательный информационный вход, выход и последовательный выход .сдвигового регистра соединены соответственно с выходами элементов ИЛИ первой группы, вь|ходом первого элемента И, выходом второго элемента И, вторым входом блока, информационным выходом блока и вторым входом третьего элемента И, вторые входы первого и второго элементов И соединены с шестым входом блока, второй вход четвертого элемента И соединен с выходом переноса сумматора, первый и второй входы и выход элемента ИЛИ соединены соответственно с выходами третьего и четвертого элементов И и выходом переноса блока, информационный вход, выход и синхровход регистра адреса соединены соответственно с выходом элементов ИЛИ первой группы, выходом адреса блока, выходом пятого элемента И, второй вход которого соединен с шестым входом блока, второй вход и выход элементов И первой группы соединены соответственно с выходом элементов НЕ группы и первым входом элементов ИЛИ первой группы, второй вход и выход элементов И второй группы соединен соот- . ветственно с выходами элементов ИЛИ второй группы и вторыми входами элементов ИЛИ первой группы, второй вход и выход элементов И третьей

294 группы соединены соответственно с выходами элементов. И девятой группы и третьим входом элементов ИЛИ первой группы, второй вход и выход элементов И четвертой группы соединены соответственно с выходом сумматора и четвертым входом элементов.

ИЛИ первой группы, первый и второй входы и выход элементов ИЛИ третьей группы соединены соответственно с выходами элементов И-пятой и шестой групп и первыми входами элементов ИЛИ второй группы, элементов И девятой группы и сумматора, первый и второй входы и выход элементов ИЛИ четвертой группы соединен соответственно с выходами элементов И седьмой и восьмой групп, входами элементов

НЕ группы и вторыми входами элементов ИЛИ второй группы, элементов И девятой группы и сумматора, вход переноса которого соединен с вторым входом блока, вторые входы элементов И пятой группы соединены с объединенными третьим, четвертым и пятым входами блока, вторые входы элементов И шестой и восьмой групп соединены с информационным выходом блока, вход и выходы дешифратора выбора регистра соединены соответственно с седьмым входом блока, первыми входами элементов И десятой и одиннадцатой групп, второй вход элементов И десятой группы соединен . с шестым входом блока, синхровходы, информационные входы и выходы регистров группы соединены соответственно с выходами соответствующих: элементов И десятой группы, выходами элементов ИЛИ первой группы, вторыми входами элементов И одиннадцатой группы, вторые входы и выходы элементов ИЛИ четвертой группы соединены соответственно с выходами элементов И одиннадцатой группы и вторыми входами элементов И седьмой группы.

Изобретение относится к вычисли- эовано в информационных, управляютельной технике и может быть исполь-,щих и вычислительных системах.

200294

3 !

Цель изобретения - повышение производительности процессора.

На фиг,l изображена функциональная схема процессора; на фиг,2— функциональная схема операционного блока; на фиг.3 — функциональная схема блока формирования адреса; на фиг.4 - алгоритм выполнения микропрограмм.

Процессор содержит операционный блок 1, информационные входы 2-4 процессора, адресный 5 и информационный

6 выходы процессора, блок 7 формирования адреса, вход 8 начальной установки процессора, блок 9 микропро-. граммной памяти, регистр 10 микрокоманд, управляющий выход 11 процессора, дешифратор 12, реверсивные счетчики 13 и 14, коммутатор 15 и синхровход 16 процессора, выход 17 переноса блока 1, вход 18 признаков блока 7, выход 19 признаков блока 7, вход 20 блока 1, выход 21 блока 7, входы 22-24 блока 7, вход 25 блока 1, входы 26 и 2? коммутатора 15, вход 28 дешифратора 12, вход 29 счетчика 13, вход 30 счетчика 14, входы

31 и 32 счетчика 13, входы 33 и 34 счетчика 14, входы 35 и 36 коммутатора 15,,вход 37 блока 1.

Блок 1 (фиг.2 ) содержит дешифратор 38 микроинструкций, дешифратор 39 выбора регистра, группу элементов И 40, группу регистров 41, группы элементов И 42, ИЛИ 43, И 44, И 45, ИЛИ 46, И 47, И 48, ИЛИ

49, НЕ 50, ИЛИ 51, И 52, И 53, ;И 54, И 55, И 56 и ИЛИ 57, сумматор 58,, элемент И 59, элемент И 60, элемент И 61, регистр 62 адреса, сдвиговой регистр 63, элемент

И 64, элемент И 65 и элемент ИЛИ

66.. Блок 7 формирования адреса (фиг.3) содержит дешифратор 67 микроинструкций, .группы элементов И 68, И 69, И 70, И 71, И 72 и ИЛИ 73, регистр 74, группу элементов И 75, дешифратор 76 чтения, дешифратор 7? записи, элемент И 78, элемент И 79, триггеры 80 и 81 элементы И 82 и 83 и элемент Юф 84.

Введенные условные обозначения:

Л; -, адрес микрокоманды; PC - регистр

41 группы, используемый в качестве программного счетчика; P 6Z — регистр

62 блока 1; P63 — сдвиговый регистр

63 блока l; Р „ — регистр 41 груп41 43 пы блока 1, номер которого указан

5 (счетчиком 13; P — регистр 41 группы блока 1, номер которого указан счетчиком 14; С413 = 4 и С4-14

= 3 - мнкрооперации загрузки счетчиков 13 и 14 информацией на входах 3

10 и 4 процессора; С413+1 и С414+1

Иикрооперации увеличения на единицу содержимого реверсивных счетчиков 13 и 14; 4Т вЂ” микрооперация чтения информации из блока внешней !

5 памяти, указывается на выходе 11 процессора; Т = СΠ— запись в триггер 80 блока 7 значения на выходе 17 блока 1; Cl = Т вЂ” выдача значения триггера 80 блока 7 на вход 20 бло20 ка 1, Процессор работает следующим образом.

Для приведения процессора в исходное.состояние на вход 8 подается нулевой сигнал начальной загрузки. При этом на выходе 21 блока 7 образуется нулевой адрес, который является начальным адресом .микропрограммы начальной загрузки. По это30 му адресу из блока 9 выбирается микрокоманда Ml. Каждая микрокоман- да состоит из двух частей: адресной и исполнительной. Адресная часть поступает на вход 22 управления адресом блока 7, а исполнительнаяI на информационные входы регистра 10.

По сигналу синхронизации в соответствии с укаэанным типом. перехода в регистр 74 блока 7 записывается адрес следующей микрокоманды, а исполнительная часть текущей микрокоманды записывается в регистр- 10.

Таким образом, выборка микрокоманды опережает на один такт ее выполнение, следовательно, в первом

45 микрокомандном цикле операционный блок 1, дешифратор 12 и коммутатор 15 выполняют неопределенные действия, соответствующие кодам, образовавшимся в регистре 10 после включения

50 процессора.

После первого синхросигнала на входе 16 сигнал "Начальная установка" переводится в единичное состоя55 ние ние и адрес с выхода регистра 74 через элементы И 75 группы поступа.ет на вход блока микропрограммнбй памяти. Таким образом, выборка последую1200294

20 щих адресов определяется регистром

74 блока 7.

Адресная часть микрокоманды состоит из двух частей: в первой части указывается тип перехода, во второйадрес перехода. Сигналы, соответствующие типу перехода, во второй— адрес перехода. Сигналы, соответствующие типу перехода, поступают на вход дешифратора 67, а сигналы, со- 10 ответствующие адресу перехода, — на вторые входы групп элементов И

68-71. В зависимостй от того, на какой выходе дешифратора 67 образуется единичный сигнал,.адрес следующей микрокоманды определяется либо безусловно по адресу перехода, указанному в адресной части микрокоманды, либо с учетом сигналов на входе 18 блока 7, либо с учетом состояния триггеров 80 и 81 или 1безусловно по коду, образованному на входе 2 блока 7.

Код адреса следующей микрокоманды, образованный одним из перечислен- 2S ных способов, поступает через группы элементов ИЛИ 73 на информационный вход регистра 74 и по заднему фронту синхросигнала на входе 16 записывается в регистр 74.. . 30

Исполнительная часть микрокоманды состоит из семи полей. Код, подаваемый с первого выхода регистра 10 на вход 23 блока 7, определяет функцию дешифратора 76 чтения, в зависимости от которой на выходе 19 блока 7 образуется либо содержимое триггеров 80 и 81, либо значения логического "0"1 или логической "1", Код, подаваемый с второго выхода регистра 10 на вход 24 блока 7,определяет функцию дешнфратора 77 записи, в зависимости от которой по заднему фронту синхросигнала на входе 16 производится либо запись в один из триггеров 80 или 81 значения, присутству- 45 ющего на входе 18 блока 7, либо значе" ние триггеров остается без изменения.

Работа блока 7 при этом заключается в следующем. Если производится 50 запись в какой-либо триггер данных на входе 18 блока 7, то единичный сигнал, образованный на одном из выходов дешифратора 77, открывает элемент И 78 или 79. Поступающий на 55 вход 16 синхроимпульс выполняет запись значения сигнала на входе )8 блока 7.

При выдаче состояния какого-sado триггера на выход 19 блока 7 по единичному сигналу на соответствующем выходе дешифратора 76 открывается; элемент И 82 или 83 и содержимое триггера соответственно 80 или 81 через элементы И 82 и ИЛИ 84 или И 83 и ИЛИ 84 поступает на выход 19 блоisa 7. При выполнении многих операций процессор обращается к блоку внешней памяти (не показан ). При выполнении операций записи информации в блок внешней памяти на управляющем выходе 11 устанавливается сигнал, соответствующий режиму записи.

Адрес, по которому производится запись, и данные формируются соответственно на выходах 5 и 6 процессора.

При чтении информации из блока внешней памяти на управляющем выходе 11 устанавливается сигнал чтения, при этом данные с выхода внешней памяти поступают на входы 2-4 процессора.

Код, поступающий с выхода регистра 10 на вход 28 блока 12, определяет одну из функций дешифратора 12, В результате этого выполняются операции, загрузка реверсивных счетчиков

13 и 14 данными, образованными соответственно на входах 4 и 3 процессора; +1 в счетчик 13; -1 из счетчик

13; +1 в счетчик 14; -1 из счетчика

14.

Код, поступающий с выхода регистра 10 на вход 26 блока 15, определяет функцию дешифратора 85 блока 15,, которая заключается в выборе номера канала, который должен быть подключен к выходу коммутатора 15. Единичное значение на одном из выходов дешифратора 85 открывает одну из групп элементов И 86 - 88, и информация соответственно с одного из входов 27, 35 и 36 блока 15 поступает через соответствующую группу элементов И и через группу элементов ИЛИ 89 на..вход 37 блока 1.

Информация, записываемая в реверсивные счетчики и поступающая с выхода регистра 10 на вход 27 блока 15, по своему смыслу является номером одного из регистров 41 группы блока l. Таким образом, код,поступающий с выхода коммутатора 15 на вход

37 блока 1, определяет функцию дешифратора 39 блока 1, которая заключает» ся в выборе одного из регистров 41 группы в качестве одного из операн!

200294 8 дов. Второй операнд и тип ействия действия1 при этом с сдвигающего выхода сигнал выполняемого над операндами, определя- поступает на вход элемента И 64 и ется кодом, поступающим с выхода ре- при наличии единичного сигнала на гистра !О на вход 25 блока 1. втором входе элемента И 64 постукачестве второго операнда может пает через элементы И 64 и ИЛИ 66 на быть выбран либо регистр 63 блока !, выход !7 блока !. Кроме того, по сиглибо данные об азованн д, р з ванные на входах калу синхронизации результат опера2-4 процессора. ции записывается в один из регистров

Над операциями блок 1 выполняет 41 группы в зависимости от того, на арифметикологические и сдвиговые fO каком из элементов И 40 группы на операции. Арифметико-логические опе- первом входе присутствует единичрации в блоке выполняются над двумя ный сигнал, поступающий с выхода деоперандами, которые поступают с вы- шифратора 39. ходов группы элементов ИЛИ 46 и с вы- Рассмотрим алгоритм выполнения ходов группы элементов .ИЛИ 49. На вы- !5 операции сложения двух регистров ходе группы элементов Н!1Н 46 данные (gèã 4 ) в случа ел иг. в случае увеличения количестобразуются либо с входов 2-4, либо с ва регистров общег н а регистров о щего назначения. ,выхода 6 процессора в зависимости от В адресной ча М1 адресно части микрокоманды М того, какая из групп элементов H 44 формируется безусловный переход к или 45 открыта единичным сигналом го микрокоманде М2 и микрокоманде, а исполнительной поступающим с выхода дешифратора 38, части указывается операция обнулеНа выходе группы элементов ИЛИ 49 ния одного из регистров 41 группы, данные образуются либо с выходов который выбран в качестве программнообозначим его PC (. ходов 6 процессора также в зависи- . 25 условимс словимся, что, если на каком-либо мости от того, какая группа элементов И 47 или 48 выходе регистра 10 формируется код, тов или открыта единичным который указывает на отсутствие аксигналом, поступающим с выхода дешиф- тивных действий того или иного блоратора 38 ° ка, то этот выход при пояснении принВыбРанные опеРанды поступают на Зо ципа действия упоминаться не будет. входы гРУпп элементов НЕ 50, ИЛИ 51 Таким образом в микрок М! и сумматора, на выходе ко- тивные действия выполняет только торь1х образуются соответственно результаты логических операций НЕ, В адресной части микрокоманды М2

ИЛИ, .И или сумма операндов. При пе- 5 указывается безусловный переход к реполнении сумматора 58 на его выхо- микрокоманде МЗ, а в исполнительной де переноса образуется единичный части - пересылка данных из ресигнал переноса, поступающий на вход гистра РС в регистр 62 блока 1, в элемента, И 65, и при наличии единич- результате этого на выходе 5 блока ного сигнала на втором входе элемен- 4О образуется нулевой адрес внешней та И 65, поступающего с выхода дешиф- памяти. В микрокоманде М3 на выходе ратора 38, сигнал переноса через эле- !! процессора указывается сигнал менты И 65 и ИЛИ бб.поступает на вы- чтения из внешней памяти, в реэульход 17 блока 1. тате чего содержимое нулевого адВ зависимости от того, какая груп-45 реса внешней памяти поступает на па элементов И 53 - 56 открыта еди- входы 2-4 процессора, в частности ничным сигналом с выхода дешифра- значение на входе 2 процессора тора 38, результат соответствующей поступает на вход 2 блока 7; операции НЕ, ИЛИ, И, сумма поступа- На вход 28 дешифратора !2 подаетет через соответствующую группу эле- о ся код, указывающий на загрузку рементов И и ИЛИ 57 на входы регист- версивных счетчиков 13 и !4 нфо

62 ров и 63 и на входы регистров 41 цией, присутствующей на входах 4 и 3 группы. процессора. По сигналу синхронизации

Результат выполненной операции в, информация записывается в счетчики зависимости от наличиЯ единичного 13 и !4 По своему сигнала на входах элементов И 59-61 мация представляет собой номера репо сигналУ синхРонизации на входе 16 гистров 4! гистров группы блока 1, над котозаписывается соответственно в регист62 63 рыми необходимо выполнить действие ры и и регистр 63 со сдвигом, команды.

Далее результат суммирования через элементы И 56 группы и ИЛИ 57 группы поступает на входы регистра 63. По сигналу синхронизации при наличии единичного сигнала на входе элемента И 60 с выхода дешифратора 38

9 1200294 10

В адресной части микрокоманды МЗ, производится запись результата в реуказывается переход к микрокоманде гистр 63.

М4, в адресной части которой укаэыва- В адресной части микрокоманды М6 ется переход по коду, присутствующе- указывается переход к микрокоманде . му на входе 2 блока 7.. В Результате 5 М2, а в исполнительной части — слоэтого единичным сигналом с выхода де жение содержимого регистра 41 группы шифратора 67 открываются элементы H блока 1, номер которого указан в

72 группы, код с входа 2 через эле- счетчике 14, и содержимого регистменты И 72 группы и ИЛИ 73 группы по- ра 63 блока l. Результат записываступает на вход регистра 74 и по сиг- 111 ется в регистр 41 группы блока 1. налу синхронизации записывается ад- Начиная с микрокоманды М2 действия рес следующей микрокоманды М5, кото- процессора повторяются. рый является начальным адресом мик- Таким образом, операция сложения ропрограммы, реализующей операцию сложения двух регистров, команд. Сложение двух ячеек внешней

В исполнительной части микроко- памяти потребует большего количестманды М4 указывается операция уве- ва микрокоманд, так как необходиличения на единицу содержимого .мо выполнить микрооперации вычислепрограммного счетчика РС. В адресной ния адресов этих ячеек и считывания части микрокоманды М5 указывается 20 данных из внешней памяти. безусловный переход к микрокоманде Рассмотрим алгоритм микропрограм- .

Мб, а в исполнительной части - опера- мы сложения двух пар регистров ция пересылки содержимого одного из (фиг.4 ) в случае обработки операндов регистров 41 группы, номер которого большей разрядности,. чем разрядзаписан в счетчик 13, в регистр 63- 25 ность процессора. блока 1. Для этого на вход 26 коммута- Действия микрокоманд М2 и МЗ опитора 15 подается код, обеспечиваю- саны ранее. В адресной части микрокощий прохождение сигналов с входа 35 манды N4 указывается переход по коду через элементы И группы и элементы на входе 2 блока 7, т.е. к микрокоИЛИ группы блока 15 на вход 37 дешиф- 1о маиде М7, в адресной части которой ратора 39 блока 1. указывается переход к микрокоманде

Содержимое выбранного регистра 41 М8. В исполнительной части микрокогруппы через соответствующие элемен,манды М7 указывается пересылка реты И 42 группы и ИЛИ 43 гРуппы по гистра 41 группы, номер которого ступают на вход элементов И 47 rpyn указан в счетчике 13, в регистре 63

35 пы. При выполнении операции пересыл блока I. В адресной части мнкрококи одного из.регистров 41 группы манды М8 указан безусловный переход в регистр 63 на выходах дешифратора к микрокоманде М9, от которой выпол38 образуются нулевые сигналы, посту няется переход к NIO и далее к М2, лающие на входы элементов И 44 груп 40 завершая команду сложения пар регистпы, И 45 группы, И 48 группы, И 53 ров. (группы,И 54 группы иИ руп

H 56 r пы и

В исполнительной части микрокоманединичные сигналы, поступающие на ды М8 указывается сложение содержимо-.. го регистра 63 блока 1 и регистра 4)

45 ется операция сложения содержимого гр и счетчике 14. Перенос, образованны егистра 41 группы, поступающего на

Р Р

И 47 . на выходе 17 блока 1 при сложении, вход сумматора через элементы н вхо 8 7. Н группы и HJIH 491группы, с нулевым поступает на вход н вхо 1 блока . а вход

24 блока 7 с выхода регистра 10 поаю на запись входе сумматора с вых в |хода элементов ступает код, указывающий значения на входе 18 в триггер 80.

ИЛИ 46 группы.

На вход 28 дешифратора 12 подается код, указывающий на увеличение содержимого реверсивного счетчика 13, на единицу, По сигналу синхронизации выполняются все.перечисленные действия, :а результат сложения записывается

На входе 28 дешифратора 12 указывается операция увеличения содержимого счетчика 14 на единицу. В микрокоманде М10 выполняется сложе5

1200294 в регистр,41 группы, номер которого :ние регистре 63 блока 1 с содержиуказан в счетчике 14. В микрокоман- мым регистра 41 группы, номер. коде И9 содержимое регистра 41 груп- торого указан в счетчике 14. На вход пы, номер которого указан в счетчи- 23 блока 7 подается код, обеспечике )3, пересылается в регистр 63 вающий выдачу содержимого регистра блока 1. триггера 80 на выход 19 блока 7, которое поступает на вход 20 переноса сумматора 58 блока I т.е. сложение выполняется с учетом переноса, 1О образованного при сложении младпих частей операндов.

1 200294

Составитель Л.Логачева

Редактор В.Петраш Техред А. Йойко Корректор И.Муска Заказ 7869/55 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

)l3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная,4