Дешифратор для запоминающего устройства с резервированием

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (Ю (И!

С11 С»/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСЗЯАРСТИЕННИЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3759447/24-24 (22) 04.07.84 (46) 23.02,86. Бюп. В 7 (72) P.À. Ахмаджанов, И.П.Лазаренко, А.С.Лушников, С.Н.Романов и И.А.Хван (53) 681.327(088.8) (56) Патент США В 4389715, кл. G !1 С 11/40, опублик. 1980.

Электроника. 1981, У 15, с. 41-46. (54)(57) ДЕШИФРАТОР ДЛЯ ЗАПОМИНАЮ)И!ЕГО УСТРОЙСТВА С РЕЗЕРВИРОВАНИЕМ, содержащий первый и второй ключевые транзисторы, первый и второй установочные транзисторы, первый и второй коммутирующие транзисторы, первый и второй адресные транзисторы, шину питания, шину нулевого потенциала, шины. управления, причем стоки ключевых транзисторов подключены к первой шине управления, истоки первого и второго ключевых транзисторов являются соответственно первым и вторым выходами дешифратора, за-. твор первого ключевого транзистора соединен со стоком первого коммутирующего транзистора ° 98TBop BTopoFo ключевого транзистора подключен к стоку второго коммутирующего транзистора, затворы первого и второго коммутирующих транзисторов обьединеиы и подключены к второй шине управления, исток первого коммутирующего транзистора соединен со стоком первого адресного и истоком первого установочного транзисторов, исток второго коммутирующего транзистора подключен к стоку второго адресного ш истоку второго установочного траизисторов, истоки первого н второго адресных транзисторов соединены с шиной нулевого потенциала, стоки первого и второго установочных транзисторов подключены к шине питания, затворы первого и второго установочных транзисторов подключены к третьей шине управления, затворы первого и второго адресных транзисторов являются адресными входаии дешиФратора, отличающийся тем, что, с целью повьппення быстродействия дешифратора, он содержит третий и четвертый установочные транзисторы, третий адресный транзистор, третий, четвертый и пятый коммутирующие транзисторы, первый и второй компенсирующие транзисторы, первый и второй конденсаторы, причем затворы третьего и четвертого установочных транзисторов подключены к третьей шине управления, а их стоки соединены с шиной питания, исток третьего установочного транзистора соединен с истоками третьего, четвертого коммутирующих и первого компенсирующего транзисторов, затворы третьего и четвертох о коммутирующих транзисторов объединены и подключены к истокам второго установочного и втоРого компеисирушщего транзисторов, стоки комиенсирувщнх транзисторов объединены с затвором пятого ковмуткрующего транзистора н соеди" невы с шиной питания, затвор первого компенсирующего транзистора соединен со стоком третьего коммутирующего трашзнстора и одним выводом .первого конденсатора, другой вывод которого подключен к одному выводу

1213503 второго конденсатора и четвертой шине управления, другой вывод второго конденсатора соединен с истоком четвертого установочного, со стоком пятого коммутирующего и с затвором второго компенсирующего транзисторов, исток пятого коммутирующего транзистора подключен к стоку третье1

Изобретение относится к вычислительной технике и может быть использовано в больших интегральных схемах запоминающих устройств, Цель изобретения — повышение быстродействия дешифратора для ЗУ с резервированием.

На фиг.1 представлена принципиальная схема дешифратора; на фиг,2— временные диаграммы работы дешифратора.

Устройство содержит первый 1 и второй 2 ключевые транзисторы, первый 3 и второй 4 адресные транзисторы, первую 5 шину управления, первый 6 и второй 7 конденсаторы, первый 8 и второй 9 выходы дешифрато" ра, первый 10 и второй 11 коммутирующие транзисторы, вторую 12 шину управления, первый 13 и второй 14 установочные транзисторы, шину 15 нулевого потенциала, четвертую 16 шину управления, шину 17 питания, третью 18 шину управления, адресный вход 19, резервный адресный вход

20, третий 21 и четвертый 22 установочные транзисторы, третий адресный транзистор 23, третий 24, четвертый 25, пятый 26 коммутирующие транзисторы, первый 27 и второй 28 компенсирующие транзисторы. Дешифратор работает следующим образом, Дешифратор имеет два выхода. Пер" вый выход 8 предназначен для выбора основной строки элементов памяти, второй 9 — для выбора резервной стро ки. Количество элементов дешифратора основных строк (транзисторы 1, 10, 13, 25 и адресные транзисторы 3) соответствует количеству строк элемен5

2б

40 го адресного транзистора, исток которого соединен с шиной нулевого потенциала, а затвор является адресным входом дешнфратора, сток четвертого коммутирующего транзистора подключен к истоку первого установочного транзистора

2 тов памяти. (N) . Количество адресных входов 19 (п) связано с И соотношением N = 2". На адресные входы 19 подаются комбинации прямых адресных сигналов или инверсных адресных. сигналов. Все комбинации отличаются одна от другой. Элемент дешифратора выполняет логическую функцию НЕ-ИЛИ.

В дешифраторе используется следующая логика сигналов на резервном адресном входе 30: в исходном состоянии, когда резервные элементы памяти ЗУ не запрограммированы, на резервный адресный вход 20 при обращении к резервной строке элементов памяти поступает логическая единица. Количество адресных транзисторов 4 равно количеству адресных транзисторов 23 и количеству адресных транзисторов 3.

Резервные адресные элементы дешифратора на транзисторах 4 и 23 выполнены аналогично адресным транзисторам 3.

В исходном состоянии, когда ре-: зервные элементы не запрограммированы, на входах 12 и 18 - логическая единица, на входах 5, 19 и 20, на выходах 8 и 9 — логический ноль, на затворах транзисторов 1, 2, 24, 27, 28, 25 — логическая единица. Конденсаторы 6 и 7 заряжены до высокого потенциала.

В начале цикла срабатывания в мо-мент t = t подается логический ноль на вход 18, в результате чего закрываются транзисторы 13, 14, 21 и 22.

Далее в момент t = t подаются адресные сигналы на входы 19, открываются транзисторы 3, соответствующие невыбранным элементам дешифратора. Все затворы транзисторов l, кроме одного, 1219503 разряжаются через транзисторы 10 и 3 до уровня нулевого потенциала. Одновременно с сигналом 19 подается логическая единица на резервный адресный вход 20, затвор транзистора 2 разряжается через транзисторы 11 и 4 до нулевого потенциала, затворы транзисторов 24 и 25 - через транзистор

4, затвор транзистора 28 — через транзисторы 26 и 23 до уровня нулевого потенциала. После этого подается логическая единица на вход 5 и через единственный открытый транзистор 1 заряжается выбранная выходная шина 8 до высокого потенциала, Для нормальной работы дешифратора необходимо, чтобы на истоках транзисторов 21 и 25 оставался высокий потенциал при подаче резервных адресных сигналов 20, т.е. уменьшение потенциала на затворах транзисторов 25 через транзистор 4 должно происходить быстрее, чем на истоках транзисторов 13 через транзисторы

3. В противном случае, откроются транзисторы 25 и разрядят узловую емкость на истоке транзистора 21, что приведет к снижению потенциала выбранного элемента дешифратора на истоке транзистора 13 и к нарушению нормальной работы дешифратора. Выполнить данное условие достаточно тяжело, так как в ЗУ узловые емкости истоков транзисторов 13 разряжаются большим количеством транзисторов 3, а емкости большого числа затворов транзисторов 25 разряжаются в общем случае всего одним транзистором 4. Дополнительное ускорение разряда узловой емкости истока транзистора 21 вызывается влиянием суммарной емкостной связи затвор— исток транзисторов 25. Кроме того, значительный разброс в БИЧ таких параметров, как пороговое напряжение, крутизна транзисторов и вел. чина емкостей не дает возможности гарантировать отсутствие паразитного разряда выбранного элемента дешифратора. Наличие внутренних помех по земле, питанию и подложке еще более осложняет ситуацию. Для предотвращения такого параэитного разряда используются транзисторы 24 и

27 и конденсатор 6. Одновременно с сигналами 19 и 20 подается логическая епиница на вход 16. В этот

10 15

55 момент потенциал на затворе транзистора 24 не выше, чем на его истоке и транзистор 24 закрыт. В результате емкостной связи конденсатора 6 потенциал на затворе транзистора 27 превышает потенциал напряжения питания плюс пороговое напряжение транзистора 27, в результате чего транзистор 27 открыт и заряжает узловую емкость на истоке транзистора 21 до напряжения источника 17 питания, препятствуя паразитному снижению потенциала на истоке транзистора 21 через открытй транзистор 25. После этого подается логическая единица на вход 5 и через единственный от- крытый транзистор 1 заряжается выбранная выходная шина 8 до высокого потенциала. На входе 12 поддерживается постоянный высокий потенциал.

При программировании резервных элементов памяти изменяется логика резервных адресных сигналов 20. При совпадании адреса на входе ЗУ с адресом дефектного элемента памяти на всех входах 20 — логический ноль, при несовпадении (хотя бы на одном входе 20) — логическая единица. Когда на входе 20 — логическая единица, дешифратор работает аналогично случаю неэапрограммированного ЗУ.

Рассмотрим случай, когда в запрограммированном ЗУ адреса на входе

ЗУ совпадают с запрограммированным адресом, на всех входах 20 — логический ноль ° В начале цикла срабатывания на входах 18, 12 — логическая единица, на входах 5, 16, 19, 20 — . логический ноль, на затворах транзисторов 1, 2, 24, 27, 28, 25 — логическая единица. Конденсаторы 6 и

7 заряжены до высокого потенциала.

На вход 18 подается логический ноль, закрываются транзисторы 13, 14, 2! и 22, подаются адресные сигналы на входы 19, открываются транзисторы 3, соответствующие невыбранным элементам дешифратора. Sce затворы транзисторов 1, кроме одного, разряжаются через транзисторы 10 и 3 до уровня нулевого потенциала. Так как на входе 20 — логический ноль, на затворах транзисторов 25 остается высокий логический уровень, узловая емкость на истоках транзисторов 25 разряжается через транзисторы 24 и 3 до уровня нулевого потенциала и единственный выбранный элемент дешифратора

1213503 также разряжается через транзистор

25 до уровня нулевого потенциала.

Через транзистор 24 разряжается затвор транзистора 27 и конденсатор 6, транзистор 27 закрывается. Таким образом, дефектный основной элемент памяти заблокирован.

Далее подается логическая единица на вход 5 и через открытый транзистор 2 поступает на выходе 9 — на выбор резервного элемента памяти.

При этом следует учесть следующее.

При разряде узловой емкости на истоках транзисторов 25 в результате емкостной передачи исток — затвор транзисторов 25 возникает отрицательная помеха на затворах транзисторов 25, что приводит к снижению потенциала на затворе транзистора 2 и замедлению фронта на выходе 9 при подаче логической единицы на вход 5, в результате ухудшается быстродействие дешифратора, Для предотвращения данного эффекта используются транзисторы 23, 22, 26 и 28 и конденсатор 7, При этом на затворе транзистора 23логический ноль, транзистор 23 за" крыт. Конденсатор 7 заряжен до высокого потенциала. На вход 16 одновременно с сигналами 19 и 20 подается логическая единица. За счет емкостной связи конденсатора 7 увеличивается потенциал на затворе транзистора 28, при этом заряжается узловая емкость на затворах транзисторов 25 до потенциала источника питания, предотвращая снижение потенциала за счет помехи.

Дешифратор может выбирать более одного резервного элемента памяти.

При этом в элемент дешифратора основных строк включается дополнительное количество транзисторов 25, а также транзисторов 2, 11, 20, 24, 27, 14, 22, 23, 26 конденсаторов 6 и 7, которые следует подключить в соответствии с предлагаемой схемой (фиг. 1, .

1213503

Фиа2

Составитель О. Кулаков

Техред С.Мигунова

Корректор А.Зимокосов

Редактор Н.Гунько

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 783/59 Тираж 544 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5