Устройство для контроля памяти

 

Изобретение относится к вычислительной технике и может быть применено для контроля запоминающих устройств в режимах, близких к реальным режимам работы. Целью изобретения является повышение достоверности контроля запоминающих устройств, Введение в устройство для контроля блоков памяти, содержащее счетчик адресов, датчик кодов чисел, регистры , блоки сравнения, блоков памяти, регистра, коммутаторов, блока зада-. ния закона изменения зталона позволяет в одном устройстве осуществить следующие режимы контроля: долбление по одному и тому же адресу; шахматный бегущая единица ; бегущий нуль. При этом в блок памяти записьшается управляющая информация, используемая при контроле , 1 з,п, ф-лы, 3 ил. (Л сл со СХ)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (ll) (д1) е С 11 С 29/00 списочник изоБретЕНИЯ - :, Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3780343/24-24 (22) 02.08.84 (46) 28.02.86. Вюл.Р 8 (72) Л.M.Кретинина, Э.А.Сукесов, А.Н.Щербаков и А.M.Ìåëüíè÷åíêî (53) 681.327(088.8) (56) Авторское свидетельство СССР

Ф 769642, кл. 6 11 С 29/00, 1979. Авторское свидетельство СССР

N - 783855, кл. Cj 11 С 29/00, 1979. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ .(57) Изобретение относится к вычислительной технике и может быть применено для контроля запоминающих устройств в режимах, близких к реальным режимам работы. Целью изобретения является повышение достоверности контроля запоминающих устройств.

Введение в устройство для контроля блоков памяти, содержащее счетчик адресов, датчик кодов чисел, регистры, блоки сравнения, блоков памяти, регистра, коммутаторов, блока зада-, ния закона изменения эталона позволяет в одном устройстве осуществить следующие режимы контроля: ".долбление" по одному и тому же адресу;

"шахматный код"; "бегущая единица ;

"бегущий нуль". При этом в блок памяти записывается управляющая информация, используемая при контро-. ле. 1 з.п. ф-лы, 3 ил.

1215138

Изобретение относится к вычислительной технике и может быть приме-! нено для контроля запоминающих устройств в режимах, близких к реальным режимам работы.

Целью изобретения является повышение достоверности контроля памяти.

На фиг.l изображена структурная схема предложенного устройства; на фиг.2 и 3 — функциональные схемы наиболее предпочтительных вариантов выполнения блока задания закона изменения кода эталонного числа и первого блока памяти соответственно, Предложенное устройство (фиг.1) содержит блок 1 пуска-останова, блок 2 индикации, датчик 3 начального адреса, первый регистр 4, первый блок 5 сравнения, элементы И 6, счетчик 7 адресов, второй блок 8 сравнения, первый блок 9 памяти с управляющими входами 10, формирователь 11 адресных сигналов, второй

12 и третий 1 регистры, датчик 14 кодов чисел, блок 15 задания закона изменения эталона, второй блок 16 памяти, первый коммутатор 17 чет.вертый регистр 18> второй коммутатор 19 и пятый регистр 20. На фиг.l изооражена также контролируемая память 21.

Блок 15 задания закона изменения эталона содержит (фиг.2) дешифратор

22, элемент НЕ 23 и формирователь

24 установочных сигналов. На фиг.2 обозначены входы 25 дешифратора 22, вход 26 элемента HF. 23 и вход 27 формирователя 24.

Первый блок 9 памяти содержит фиг.3 } элемент И 28, генератор 29 тактовых импульсов, счетчик 30, формирователи 31 управляющих сигналов, селектор 32, элементы ИЛИ 33 и 34, накопитель 35, предназначенный для хранения управляющих кодов, усилители 36, формирователь 37 установочных сигналов и формирователь .

38 синхросигналов. На фиг.3 обозначен вход 39 и вход 40 "Пуск" блока

9.

Блок 15 может быть реализован на элементах, например, серии

Kl34 ИДЗ бКО 347.083.ТУ7 или серии

К134 ИД6 бКО 347.083 ТУЗ и других микросхемах серии 106, 133, 155.

Предложенное устройство работает следующим образом.

После установки устройства в исходное состояние в блок 9 вводятся

5

f0

40 с входов 10 (фиг.1) коды, определяющие логические значения управляющих сигналов во время проведения контроля с привязкой к тактам считывания (записи) информации.

В блок 16 вводится информация, определяющая принадлежность номера контакта контролируемой памяти 21 к разряду одного из регистров 12,13, .

20 и формирователя 11.

На вход 39 фиг.3 блока 9 поступают также сигналы ТИ, проходящие через элемент ИЛИ 34 на счетчик 30, который формирует код адреса, поступающий на селектор 32, .соторый устанавливает очередной адрес для записи очередного управляющего слова в накопитель 35. Управляющие сигналы по входам 10 поступают через формирователи 31 на входы накопителя 35 по установленному адресу и записываются при наличии сигнала

"Запись информации", поступающему также по одному из входов 10. При проведении контроля памяти 21 по сигналу "Пуск" на входе 40 сигнал поступает на вход формирователя 37 и на элемент И 28 и удерживается в течение всей проверки. По сигналу

"Пуск" формирователь 37 по переднему фронту формирует импульс, который проходит через элемент ИЛИ 33 на счетчик 30 и сбрасывает его в исходное состояние. Сигналы с генера тора 29 поступают на элемент И 28, с выхода которого по разрешению сигнала "Пуск" тактовые сигналы проходят через элемент ИЛИ 34 на счетный вход счетчика 30 и формирователь 38 формирующий для регистра 20 синхросигналы СИ. С каждым тактовым сигналом счетчик 30 изменяет свое состояние, которое расшифровывается селектором 32.

Селектор 32 устанавливает адрес считываемого из накопителя 35 очередного управляющего слова, которое по тактовому сигналу ТИ считывается из накопителя 35 и через усилители

36 поступает на регистр 20. Последовательность управляющих слов, считываемых из накопителя 35, создает требуемую диаграмму управляющих сигналов. В каждом разряде регистра

20 отображается диаграмма определенных управляющих сигналов, например Запись, Считывание", "Выборка". Диаграмма управляющих сигналов

1215138 по времени формируется последовательностью управляющих слов, которые поступают с блока 9 с тактовой частотой сигналов СИ, генерируемых генератором 29.

Через блок 1 задается код на входы блока 15 (фиг.2), определяющий последовательность изменения закона чисел контроля памяти, код на блок

3, счетчик 7 и формирователь 11 для установки начального адреса, код на блок 4 и блок 8 для установки конечного адреса, логическую единицу на элемент И 6, разрешающую прохождение импульсов на вход счетчика 7 с регистра 20. По команде "Пуск" из блока 9 передается в регистр 20 последовательность кодов, определяющая режим "Записи" (" Чтения" ) информации на контролируемую память 21.

При режиме "Запись" из регистра

20 снимается импульс смены адреса (ИСА), который проходит через элемент И 6 и модифицирует код адреса, одновременно сигнал ИСА поступает на датчик 14, разрешает формирование и передачу эталонного числа в регистр 13 и на блок 5. После проведения подготовки адреса, числа и управляющих сигналов производится последовательная пересылка этой информации в регистр 18 через ком-. мутатор 17 в соответствии с кодами блока 16, устанавливающимися по синхросигналам, передаваемым через коммутатор 17. По сигналам из регистра 20 регистр 13 последовательно опрашивается по разрядам у информация из него заносится в тот разряд регистра !8, который определяется кодом блока 16. Затем по команде "Запись, поступающей из регистра 20, сформованная тестовая последовательность поступает через коммутатор 19 на объект контроля— память 21.

Для контроля памяти 21 по следую- щему адресу из регистра 20 поступает сигнал ИСА, который передается счетчику 7 для формирования следующего кода адреса и датчику 14 для форсирования кода эталонного числа, соответствующего этому адресу. В блоке

8 происходит сравнение текущего адреса с конечным адресом. Если совпадения не произошло, то формируется сигнал, который передается счетчику 7 и разрешает формирование кода адреса. Если совпадение произошло, то формируется сигнал Останов", который передается блоку !. Если блок 9 переходит на выполнение режима "Чтение", то через регистр 20 передается сигнал "Чтение" для приема информации на регистр 18 из памяти 21 и передачи информации через коммутатор 17 с учетом информации блока 16 на регистр 12 и на !

О блок 5 для синхронизации работы блока 5.

Информация из регистра 12 передается на блок 5, результаты сравнения в виде сигналов "Брак" или "Норма", поступают на блок 2. Сигнал "Брак" сохраняется в блоке 2 до конца проверки.

Работа блока 15 может быть организована следующим образом. Через блок 1 задается код х, х,, х2, определяющий последовательность изменения кодов эталонных чисел, который поступает на входы 25 дешифратора

22 (фиг.2), а также сигналы х-, х на в; од 26 и 27 элемента НЕ 23 и формирователя 24 соответственно.

Состояние сигнала х определяет признак режима Долбление . Состояние сигнала .х4 определяет установку в исходное состояние блока 14.

Состояние разрядов хо х1, х позволяет получить на выходе дешифратора 22 сигналы управления

:, 11х определяющие закон изменения кода

35 эталонных чисел.

В соответствии с кодом х х х х х

О 1 2 2. блок 15 выдает сигнал, устанавливающий датчик 14 в исходное состояние.

40 При поступлении следующего кода на входы блока 15, например кода у = х,х,х,х,х„ для контроля памяти 21 "шахматным кодом",, блоком 15 расшифровывается сигнал у, который о

45 затем поступает на одни из входов блока 14. Импульсы ИСА поступают на счетный вход триггера в датчике 14, изменяющего свое состояние с каждым импульсом, и таким образом формиру50 ющего "шахматный код".

Формирование кодов "бегущая единица", "бегущий нуль" производится с помощью циклических счетчиков

55 сдвига в блоке 14 соответственно по кодам управления у, = х х,,х х, х .

1 2 у хох1х х х4 При этом и сигна-о 1 z У 4 ламй сдвига являются импульсы ИСА.

Формирование кода едййиц или кода нулей производится по коду управления у = х х х х х о 1 2

Считыв ание к одов с блок а 4 в регистр 13 производится по импульсам ИСА.

Выполнение режима "Долбление" по одному адресу осуществляется при подаче логического нуля на вход элемента И 6 с блока 1. При этом происходит запрещение модификации адреса в счетчике 7.

Числовой эталонный код проверки для адреса, по которому проводится

"Долбление", задается по закону, выбираемому в блоке 15.

1215! 38

О нения эталона, выходы которого соединены с одними из входов датчика кодов чисел, другой вход которого и второй вход элемента И подключены к одному из выходов пятого регистра, входы которого соединены с выходами первого блока памяти, а другие выходы подключены соответственно к первому управляющему входу четвертого регистра, другому входу первого блока сравнения, второму управляющему, входу четвертого регистра и к одному иэ входов первого коммутатора, первая группа входов и один из выходов которого соединены соответственно с одними из выходов и с одним из входов второго блока

Формула и з о б р е т е н и я

1. Устройство для контроля памя-ти, содержащее счетчик адресов, формирователь адресных сигналов., датчик начального адреса, датчик ,кодов чисел, регистры с первого по четвертый блоки сравнения, элемент ,И и блок индикации. причем вьг<од элемента И соединен с первым входом счетчика адресов, входы которого .подключены к выходам патчика началь= ного адреса, входы блока индикации соединены с выходами первогo .блока сравнения, одни из входов которого подключены соответственно к выходам второго регистра, к выходам датчика кодов чисел и входам третьего регистра, выходы первого регистра соединены с оцними из входов второго блока сравнения, один из выходов которого подключен к второму входу счетчика адресов, выходы которого соединены с входами формирователя адресных сигналов и други-ми входами второго блока сравненчя, о т л и ч а ю щ е е с я тем, что., . с целью повышения достоверности контроля, в устройство введены блоки памяти, пятый регистр, коммутаторы и блок задания закона изме— памяти, другие выходы которого подкпючены к входам первой группы второго коммутатора „при-1ем входы второй и третьей групп первого коммутатора соединены соответственно с выходами формирователя адресных сигналов и с выходами третьего регистра, выходы. первой группы первого коммутатора подключены к входам второго регистра, а выходы второй группы и входы четвертой группы соответст—.зенно к одним из входов и к Одним из выходов четвертого регистра, другие входы и выходь1 которого соединены с одними из выходов и с входами второй группы второго коммутатора., другие выходы и входы третьей ггуппы которого являются контрольнымп выходами и входами устройства, управляющими входами которого являют..я,цругис входы второго блока памяти и одни из входов первого блока памяти °

2. Устройство по п.1, .о т л и— е е с -ем что блок зада;:ия з-.êoíà изменения эталона содержит дешифратор„. элемент НЕ и формировате:!ь c l"ñ3t3ÎÂÎ ÷íüÃõ сигналов вхО ды которых являются входами блока1 а выходя-.. — z„:õодами блока.

1215138

N М

Фиг.1

l Zt5I38

Составитель Т. "àéöåâ а

Редактор А.Гулька Техред Л,Микеш

Корректор Г.Решетник

Заказ 910/58

Тираж 544 Подписное

BHHH1IH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ПХП1 "Патент", г.ужгород, ул.Проектная„4