Устройство для деления @ -разрядных чисел

 

Изобретение относится к вычислительной технике и может быть использовано при реализации быстродействующих арифметических устройств ЭВМ и специализированных вычислителей. Цель изобретения - повышение быстродействия устройства. Устройство содержит группу умножителей, элемент ИЛИ, три группы элементов ИЛИ, четыре группы элементов, группу регистров. В него введена группа преобразователей многорядного кода в однорядный, изменяется коммутация элементов устройства, а каждый из умножителей группы содержит матрицу из (nXk) элементов И-НЕ. 2з. п. ф-лы; 3 нл. to 1C со to ю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3789524/24-24 (22) 11.09.84 (46) 07.04.86. Бюл. № 13 (72) В. Е. Козлов и Г. А. Поляков (53) 681.325 (088.8) (56) Карцев М. А. и Брик В. А. Вычислительные системы и синхронная арифметика

М.: Радио и связь, 1981.

Авторское свидетельство СССР № 1097999, кл. G 06 F 7/52, 1983. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ и-РА3РЯДНЫХ ЧИСЕЛ (57) Изобретение относится к вычислитель„„Я0„„1223224 А

m 4 G 06 F 7 52 ной технике и может быть использовано при реализации быстродействующих арифметических устройств ЭВМ и специализированных вычислителей. Цель изобретения— повышение быстродействия устройства. Устройство содержит группу умножителей, элемент ИЛИ, три группы элементов ИЛИ, четыре группы элементов, группу регистров.

В него введена группа преобразователей многорядного кода в однорядный, изменяется коммутация элементов устройства, а каждый из умножителей группы содержит матрицу из (n Q k) элементов И вЂ” НЕ. 2з. п. ф-лы; 3 ил.

1223224

Формула изобретения

Изобретение относится к вычислительной технике и может быть использовано при реализации быстродействующих арифметических устройств ЭВМ и специализированных вычислителей.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2— пример структурной схемы умножителя для сомножителей разрядности n = % = 4; на фиг. 3 — пример структурной схемы преобразователя многорядного кода в однорядный.

Устройство для деления и-разрядных чисел (фиг. 1) содержит элемент ИЛИ 1, три группы элементов ИЛИ 2 — 4, четыре группы элементов И 5 — 8, группы преобразователей

9 многорядного кода в однорядный, регистров 10, умножителей 11, выходы «Конец деления» 12, остатка 13, частного 14, входы делимого 15, делителя 16, коррекции 1?.

Умножитель (фиг. 2) содержит матрицу из nXk элементов И вЂ” HE 18. Преобразователь многорядного кода в однорядный содержит матрицу одноразрядных сумматоров 19 и регистр 20 результата.

Устройство работает следующим образом.

По входам делимого 15 и делителя 16 поступают в прямом коде без знака п-разрядные делимое X на первом такте работы или и младших разрядов остатка С на последующих тактах и делитель Y соответственно. В группе регистров 10 хранятся

Ъ,-разрядные числа Z; (j-e частное).

j-й умножитель 11 формирует многорядный код b (Х;= Y), который вместе с кодом коррекции (единица младшего разряда, служащая для образования дополнительного кода величины — b из обратного кода

Ь;) и кодом величины делимого Х (или С) свертывается с помощью одноразрядных сумматоров 19 преобразователя 9 до однорядного кода результата — остатка С;.

Если в результате вычитания будет получена отрицательная величина С;» и положительная С, то элементом И 6 вырабатывается сигнал, разрешающий выдачу на выходы частного 14 и остатка 13 содержимого j-."î регистра 10 и младших разрядов остатка С; с выхода 1-го преобразоателя 9.

Если значение Ь; совпадает со значением делимого, то на выходе j ãî преобразователя 9 получается остаток С;=О. Деление закончено и сигнал с выхода j-го элемента И 7 появляется на выходе 12. Деление прекращается.

1. Устройство для деления и-разрядных чисел, содержащее группу регистров, группу умножителей, элемент ИЛИ, три группы элементов ИЛИ и четыре группы элементов И, причем вход делителя устройства соединен

40 с входами первого сомножителя умножителей группы, входы второго сомножителя которых соединены с выходами соответствующих регистров группы и первыми входами элементов И соответствующих подгрупп первой группы, вторые входы которых соединены с выходами элементов И соответствующих подгрупп второй группы и первыми входами элементов И соответствующих подгрупп третьей группы, выходы которых соединены с входами соответствующих элементов ИЛИ первой группы, выходы которых соединены с выходом остатка устройства и первыми входами элементов ИЛИ соответствующих подгрупп второй группы, вторые входы которых соединены с входом делимого устройства, выход частного которого соединен с выходами элементов ИЛИ третьей группы, входы которых соединены с выходами элементов И соответствующих подгрупп первой группы, выход «Конец деления» устройства соединен с выходом элемента

ИЛИ, входы которого соединены с выходами элементов И четвертой группы, отличающееся тем, что, с целью повышения быстродействия, в него введена группа преобразователей многорядного кода в однорядный, причем вход коррекции устройства соединен с первыми информационными входами преобразователей многорядного кода в однорядный группы, вторые информационные входы которых соединены с выходами элементов ИЛИ соответствующих подгрупп второй группы, а третьи информационные входы — с выходами умножителей группы, прямые выходы знаковых разрядов преобразователей многорядного кода в однорядный группы соединены с первыми входами элементов И соответствующих подгрупп второй группы, вторые входы которых соединены с инверсными выходами знаковых разрядов преобразователей многорядного кода в однорядный группы, начиная с второго соответственно, разрядные выходы преобразователей многорядного кода в однорядный группы соединены с входами элементов

И четвертой группы и вторыми входами элементов И соответствующих подгрупп третьей группы.

2. Устройство по п. 1, отличающееся тем, что каждый из умножителей группы содержит матрицу из (nXk) элементов И вЂ” НЕ (п-разрядность операндов, %=2, ..., п — количество одновременно получаемых разрядов частного1, причем i-й разряд входа первого сомножителя умножителя соединен с первыми входами (i, j)-х элементов И вЂ” НЕ матрицы (i=1, ..., п, j=1, k), j-й разряд входа второго сомножителя умножителя соединен с вторыми входами (i, j)-х элементов И вЂ” НЕ матрицы, выходы которых соединены с выходом умножителя.

3. Устройство по п. 1, отличающееся тем, что каждый из преобразователей многорядного кода в однорядный группы содержит

1223224

1517 матрицу из и столбцов одноразрядных сумматоров, причем каждый j-й столбец содержит iîg4 одноразрядных сумматоров (1=

=1, ..., п) и регистр результата, разрядные выходы которого соединены с разрядными выходами преобразователя многорядного кода в однорядный, прямой и инверсный выходы знаковых разрядов которого соединены соответственно с прямым и инверсным выходами регистра результата, информационные входы которого соединены соответственно с выходами суммы первых одноразрядных сумматоров j-ro столбца матрицы, входы первого, второго, третьего слагаемых одноразрядных сумматоров первого столбца матрицы соединены соответственно с первыми, вторыми и третьими информационными входами преобразователя многорядного ко5 да в однорядный, выходы переноса i-x одноразрядных сумматоров (i = 1, ..., logpi)

) -x столбцов матрицы соединены соответственно с входами первого слагаемого i-x одноразрядных сумматоров (j+1)-х столбцов матрицы, выходы суммы k-x однораз10 рядных сумматоров (k=2, ..., 1од 1) J-х столбцов матрицы соединены соответственно с входами второго слагаемого i-x одноразрядных сумматоров (j+1)-х столбцов матрицы.

1223224

Составитель Е. Захарченко

Редактор Г. Волкова Техред И. Верее Корректор А. Обручар

Заказ 1714/51 Тираж 677 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП <Патент», г. Ужгород, ул. Проектная, 4