Вычислительное устройство

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

09) (И2

А (51)4 С 06 F 7 52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

Ф

1 (ГОСУ0АРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (21) 3773690/24-24 (22) 16.07.84 (46) 07.01.86. Бюл. № 1 (72) О.А.Ханов и А. Б. Хмельник (53) 681.33(088.8) (56) Авторское свидетельство СССР № 662939, кл. С 06 F 7/52, 1977.

Авторское свидетельство СССР

¹- 794634, кл. G 06 F 7/52, 1979. (54)(57) 1. В61ЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра, два блока суммирования, причем выход первого регистра со смещением на один разряд в сторону старшего разряда и выход второго регистра подключены к первому и второму информационным входам первого блока суммирования соответственно, выход которого подключен к первому информационному входу второго блока суммирования, выход которого подключен к информационному входу первого регистра, выход третьего регистра подключен к второму информационному входу второго блока суммирования, первый информационный вход регистра и информационный вход третьего регистра подключены к первому и второму информационным входам устройства соответственно, первые управляющие входы приема информации второго и третьего регистров подключены к входу установки в "О 1 первого регистра и к входу начальной установки устройства, тактовый вход которого подключен к управляющему входу приема информации первого регистра, управляющие входы вида операции первого блока суммирования подключены к третьему информационному входу устройства, о т л и ч а ю щ е е с я тем. что, с целью расширения области применения за счет увеличения диапазона входных данных, вычисления суммы произведений и вычисления квадратичной функции, оно содержит два коммутатора, третий блок суммирования, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И и элемент ЗАПРЕТ, причем выход второго регистра со смещением на два разряда в сторону младших разрядов и выход первого блока суммирования подключены к первому и второму информационным входам первого коммутатора соответственно, выход которого соединен с первым информационным входом третьего блока суммирования, выход которого со смещением на два разряда в сторо-ну старших разрядов подключен к вто рому информационному входу второго регистра, выход третьего регистра подключен со смещением на один разряд в сторону младших разрядов к второму информационному входу третьего блока суммирования, первый управляющий вход вида операции которого соединен с информационным входом элемента ЗАПРЕТ и с первым выходом второго коммутатора, второй выход которого подключен к первому выходу устройства, первый и второй управляющие входы вида операции второго блока суммирования соединены соответственно с выходом элемента

ЗАПРЕТ и вторым выходом второго коммутатора, управляющий вход элемента

ЗАПРЕТ соединен с управляющим входом

1203513 первого коммутатора, с первым входом элемента И и с первым входом задания режима устройства, второй вход задания режима которого подключен к управляющему входу второго коммутатора, первый вход первой группы которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩ! .Е ИЛИ, с выходом rn-ro разряда первого регистра, с вторым выходом устройства, первый вход второй группы второго коммутатора подключен к выходу первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, второй вход первой группы и второй вход второй группы второго коммутатора, объединенный с вторым управляющим входом вида операции третьего блока суммирования, подключены к четвертым информационным входам устройства, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к выходу знакового разряда третьего блока суммирования, н -й и (w +1)-й разряды второго блока суммирования подключены соответственно к первому и второму входам второго элемента ИСКЛЮЧАЮ!! ЕЕ ИЛИ, выход коИзобретение относится к вычислительной технике и может быть использовано в специализированных цифровых вычислительных устройствах.

Цель изобретения — расширение области применения устройства за счет увеличения диапазона входных данных, вычисления суммы произведений и вычисления квадратичной функции.

На фиг. 1 представлена схема вычислительного устройства; на фиг. 2 — схема блока суммирования.

Вычислительное устройство содержит регистры 1 — 3, блоки 4 — б суммирования, коммутаторы 7 и 8, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и 10, элемент И 11, элемент ЗАПРЕТ 12, первый 13, второй 14, третьи 15 и 16 четвертые 17 и 18 информационные входы, вход 19 начальной установки, первый 20 и второй 21 входы задания режима, тактовый вход 22, выходы 23 — 25. торого подключен к третьему выходу устройства, вторые управляющие входы приема информации второго и третьего регистров подключены к выходу элемента И, второй вход которого подключен к тактовому входу устройства (т!- число разрядов первого регистра).

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок суммирования содержит сумматор-вычитатель и блок элементов И, причем первый и второй информационные входы блока суммирования соединены со— ответственно с первым информационным входом сумматора-вычитателя и информационным входом блока элементов И, первый и второй управляющие входы вида операции блока суммирования соединены соответственно с управляющими входами сумматора-вычитателя и блока элементов И, выход блока элементов И соединен с вторым информационным входом сумматора-вычитателя, выход которого является выходом блока суммирования.

Блок суммирования содержит сумматор-вычитатель 26 и блок 27 элементов И.

При отсутствии сигнала на управляющем. входе коммутатора 7 на его выход передается информация с второй группы входов, при наличии сигнала на управляющем входе — проинвертированная информация с первой группы входов. Блоки 4 — б суммирования складывают при значении входов вида операции 01, вычитают — при 11, повторяют на выходе код первого информационного входа — при 00, 10. 15 Вычислительное устройство работает в трех режимах. В первом режиме вычисляется функция Z = x

А

В во втором — функция Z = Ах+Ву,в третьем - функция Z = Ах+Вх . Операнды А и В представлены параллельным двоичным кодом, отрицательные числа — дополнительным кодом. Прием операндов х и у, а также выдача рез ! зультата Z осуществляется поразрядно, начиная со старшего разряда.

Цифра S каждого разряда кодируется двумя двоичными разрядами р и 0 следующим образом:

01

1j

-соответствует S = 0

О -соответствует 8 = 1

1 -соответствует S =-..1 работает следующим

0,q=

0,q-Ч

1, q

P р

P ройство

Уст образо

По импульсу начальной установки, поступающему на вход 19 устройства, происходит установка в "0" регистра

1 и запись в регистры 2 и 3 кодов операндог: А и В с информационных входов устройства 13 и 14 соответственно. Одновременно с импульсом начальной установки на входы 20 и

21 устройства подаются сигналы, задающие режим работы.

На вход 20 подается "О" в первом и втором режимах, "1" — в третьем режиме. На вход 21 подается "1" в первом режиме, "0" — во втором и третьем режимах.

Сигналом на входе 20 в первом и втором режимах элемент ЗАПРЕТ 12 открыт, элемент И 11 закрыт. На первый информационный вход блока 6 суммирования через коммутатор 8 поступает код с выхода блока 4 суммирования, на первый управляющий вход блока 5 суммирования через элемент ЗАПРЕТ 12 поступает сигнал с первого выхода коммутатора 7, импульсы с входа 22 устройства на тактовые входы регистров 2 и 3 не поступают, в этих режимах в регистрах 2 и 3 хранятся коды операндов в течение всего времени вычисления. В третьем режиме элемент ЗАПРЕТ 12 закрыт, элемент И

11 открыт. На первый информационный вход блока 6 суммирования через коммутатор 8 поступает код с выхода регистра 2, на первый управляющий вход блока 5 суммирования подается "О" с выхода элемента ЗАПРЕТ 12, через элемент И 11 на регистры 2 и 3 с входа 22 устройства поступают импульсы. По каждому импульсу происходит запись в регистр 2 кода с его второго информационного входа и сдвиг содержимого регистра 3 на один разряд вправо.

203513 4

/

5 !

О !

Сигналом на выходе 21 в первом режиме на первый и второй выходы коммутатора 7 проходят инверсные сигналы с выхода знакового разряда регистра и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9.

Во втором и третьем режимах на выходы коммутатора 7 поступают сигналы с входов 17 и 18 устройства.

Далее выполняется !-, циклов вычисления (h — число разрядов результатов). В каждом i -м цикле (! =

0,1,2,..., 1-1 в 1) на выходах 23 и 24 устройства в первом режиме и на выходах 23 и 25 во втором и третьем режимах формируется код

Х,( цифры избыточного кода z д -го разряда результата вычислений. Во всех режимах в каждом -м цикле на, входы 15 и 16 устройства поступает код !, Р, циФры -го разряда кода операнда !(. Ha входы 17 и 18 устройства в первом режиме подается код 11, во втором режиме — код ci<

I цифры S ; j -ro разряда кода операнда, в третьем режиме — код р цифры 5„; < -го разряда кода операнда .

В каждом -м цикле управление работой блоков 4 — 6 суммирования осуществляется кодом цифры, -ro разряда избыточного кода, подключенного к управляющим входам. Разряд а кода цифры действует на первый управляющий вход, разряд р — на второй управляющий вход.

Цикл вычисления заканчивается сигналом на входе 22 устройства, по которому код блока 5 суммирования переписывается в регистр 1 и сохраняется в нем в течение всего следующего, (! +1)-ro цикла.

В третьем режиме содержимое ре.гистров 2 и 3 в каждом цикле изменяется.

В регистр 2 в конце -го цикла сигналом на входе 22 устройства переписывается код с выхода блока 6 суммирования, смещенный на два разряда влево. Блок 6 суммирования в (-м цикле третьего режима управляется кодом 5 < . Код регистра 3 в конце i -го цикла сигналом на входе 22 устройства сдвигается на один разряд вправо.

1203513

Составитель А.Клюев

Редактор В.Петраш Техред И.Асталош

Корректор А.Обручар

Тираж /09 Подписное

ВИИИПИ Гасударственного комитета СССР по делам изобретений и открытий

113035, Москва,Ж-35, Раушская наб., д.4/5

Заказ 8417/51

" Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4