Устройство для деления

 

Изобретение относится к области цифровой вычислительной техники, в частности к вычислительным специализированным устройствам для деления , и может быть исцользовано в системах моделирования, автоматического управления, т.е. везде, где требуется осуществлять операцию деления разрядных кодов чисел. Цель изобретения - увеличение быстродействия при делении кодов чисел , представляющих собой дискретные значения непрерывно меняющихся функций. Устройство для деления содержит делитель частоты, два блока управляемых суммирующих реверсивных счетчиков , два блока управляемых вычитающих реверсивных счетчиков, блок преобразования прямого кода в дополнительный , два трехвходовых многоразрядных сумматора, три двухвходовых многоразрядных сумматора, многоразрядный сумматор, блок фиксации окончания деления, четьфе управляемых делителя частоты, восемь коммутаторов , восемь реверсивных счетчиков, четыре узла сравнения и четыре комбинационных вьгчитателя. Новым в устройстве является то, что оно содержит делитель частоты, два блока управляемых суммирующих реверсивных счетчиков, два блока управляемых вычитающих реверсивных счетчиков,- блок преобразования прямого кода в дополнительный, два трехвходовых многоразрядных сумматора, три двухвходовых многоразрядных сумматора, многоразрядньй сумматор, четыре управляемых делителя частоты, восемь коммутаторов, восемь реверсивных счетчиков, четыре узла сравнения и .четыре комбинационных вычитателя, связанных между собой соответствующими связями. 1 ил. i СЯ ю ьс 05 4 4 4:

СОЮЗ СОВЕТСКИХ

С ОЦИАЛИСТИ4ЕСНИХ

РЕСПУБЛИН

„„SU„„1226444 (5и 4 С 06 Р 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /)

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3740080/24-24 (22) 14.05.84 (46) 23.04.86. Бюл. У 15 (71) Институт проблем моделирования в энергетике АН УССР (72) В.Ф. Евдокимов, Ю.А. Плющ, А.Г. Кофто, Г.С. Корхмазов и З.А. Джирквелишвили (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 809176, кл. G 06 F 7/52, 1983.

Авторское свидетельство СССР

Р 1171784, кл. G 06 F 7/52, 22.02.84. (57) Изобретение относится к области цифровой вычислительной техники, в частности к вычислительным специализированным устройствам для деления, и может быть использовано в системах моделирования, автоматического управления, т.е. везде, где требуется осуществлять операцию деления разрядных кодов чисел.

Цель изобретения — увеличение быстродействия при делении кодов чиJ. сел, представляющих собой дискретные значения непрерывно меняющихся функций.

Устройство для деления содержит делитель частоты, два блока управляемых суммирующих реверсивных счетчиков, два блока управляемых вычитающих реверсивных счетчиков, блок преобразования прямого кода в дополнительный, два трехвходовых многоразрядных сумматора, три двухвходовых многоразрядных сумматора, многоразрядный сумматор, блок фиксации окончания деления, четыре управляемых делителя частоты, восемь коммутаторов, восемь реверсивных счетчиков, четыре узла сравнения и четыре комбинационных вычитателя. Новым в устройстве является то, что оно содержит делитель частоты, два блока управляемых суммирующих реверсивных счетчиков, два блока управляемых вычитающих реверсивных счетчиков,. блок преобразования прямого кода в дополнительный, два трехвходовых многоразрядных сумматора, три двухвходовых многоразрядных сумматора, многоразрядный сумматор, четыре управляемых делителя частоты, восемь коммутаторов, восемь реверсивных счетчиков, четыре узла сравнения и ,четыре комбинационных вычитателя, связанных между собой соответствующими связями. 1 ил.

1226444

Изобретение относится к области цифровой вычислительной техники, в частности к вычислительным специализированным устройствам для деления, и может быть использовано в различных областях народного хозяйства, различных системах моделирования, автоматического управления, везде, где требуется осуществлять операцию деления и-разрядных кодов чисел.

Цель изобретения — повышение быстродействия.

На чертеже представлена функциональная схема устройства для деления.

Устройство содержит TBKToBblfi вход

1 устройства, делитель 2 частоты, два блока 3 и 4 суммирования, два блока 5 и 6 вычитания, преобразова тель 7 прямого кода в дополнительный, три трехвходовых многоразрядных сумматора 8 — 10, три двухвходовых многоразрядных сумматора 11-13, элемент И 14, входы кодов знака 15 и мантиссы .16. делителя устройства, входы кодов знака 17 и мантиссы 18 делимого устройства, выходы кодов знака 19 и мантиссы 20 частотного устройства.

Каждый из блоков 3 и 4 суммирования содержит управляемый делитель

21 частоты, два коммутатора 22 и 23„ .два реверсивных счетчика 24 и 25, многоразрядный вычитатель .26, схему

27 сравнения.

Каждый из блоков 5 и 6 вычитания содержит управляемый делитель 28 частоты, два коммутатора 29 и 30, два реверсивных счетчика 31 и 32, многоразрядный вычитатель 33, схему

34 сравнения.

Блоки устройства могут быть выполнены по любой из широко известных в области вычислительной техники схем.

Блоки суммирования 3 и 4 и вычитания 5 и 6 выполнены на реверсив— ных счетчиках. Элемент И 14 необходим для фиксации окончания деления.

Устройство для деления работает следующим образом.

Делимое F, делитель Аи частотное

Х представляются в дополнительном коде и могут быть записаны как

А а а, F=f f, Х=х х, где à, f, х— двоичные коды знаковых разрядов соответственно чисел А,F,)(, à a,, j, Х вЂ” двоичные коды мантисс этих же чисел, 5

В исходном состоянии все реверсивные счетчики блоков 3-6 обнулены и на выходах "Сравнение" схем сравнения блоков 3-6 вырабатывается сигнал, которым сбрасываются соответствующие управляемые делители частсты блоков 3-6 и через элемент

И 14 сбрасывается делитель 2 частоты, После подачи на входы 17 и 18 делимого кода знака f и кода мантиссы делимого f на входы 15 и 16 делителя кода знака а и кода 1 мантиссы делителя на первом и втором выходах сумматора 10 появляются соответственно коды х и х, в первый момент равные соответствующим кодам f u f делимого F, которые поступают на информационные входы блоков 3-6. Причем на информационные входы блоков

3 и 6 поступают соответственно коды, предварительно просуммированные в сумматоре 8 с кодом а и дополнитель.ным кодом а и в сумматоре 9 с кодами а и а . Б результате схемы сравнения блоков 3-6 снимают сигналы, сбрасывающие делитель 2 частоты и управляемые делители блоков 3-6, а тактовые импупьсы с частотой f, с тактового входа 1 поступают на входы реверсивных счетчиков блоков 3-6 и изменяют

=одержимое двухвходовых многоразрядных сумматоров 11-13. Происходит изменение кодов частого х и х, кото-— рое происходит до тех пор, пока на выходах схем сравнения блоков 3-6 не вырабатываются сигналы "Сравнение", сбнуляющие делитель 2 частоты и управляемые делители частоты блоков 3-6. В этом случае на выходах 19 и 20 частотного формируются искомые коды частотного х и х. формула изобретения

Устройство для деления, содержащее делитель частоты, элемент И, два блока суммирования, два блока вычитания и первый Н второй двухвходовые многоразрядные сумматоры, причем тактовый вход устройстга соединен с тактовыми входами делителя частоты и всех блоков суммирования и вычитания, частотные входы которых соединены с выходом делителя частоты, вход сброса которого соединен с выходом элемента И, входы которого соединены с выходами конца суммирования всех блоков суммирования и вы1226444 выходом суммы первого блока вычитаI

Составитель Е. Захарченко

Редактор Т. Кугрышева Техред E.Êàäàð Корректор И.Эрдейи

Заказ 2134/48

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4 читания, о т л и ч а ю щ е-е с я тем, что, с целью повышения быстродействия, в него введены преобразователь прямого кода в дополнительный, третий двухвходовый многоразрядный сумматор и три трехвходовых многоразрядных сумматора, причем выход суммы первого блока суммирования соединен с первым. входом первого двухвходового многоразрядного сумматора, второй вход которого соединен с ния, а выход — с первым входом второго двухвходового многоразрядного сумматора, второй вход которого соединен с выходом суммы второго блока суммирования, а выход — с первым входом третьего двухвходового многоразрядНого сумматора, второй вход которого соединен с выходом суммы второго .блока вычитания, а выход — с первым входом первого трехвходового многоразрядного сумматора, второй и третий входы которого соединены соответственно. с входами кодов знака мантиссы делимого устройства, выходы кодов знака и мантиссы частного которого соединены соответственно с первым и вторым выходами первого трехвходового многоразрядного сумматора, информационными входами первого блока вычитания и второго блока суммирования и

1О первыми входами второго и третьего трехвходовых многоразрядных сумматоров, вторые входы которых соединены с выходом преобразователя прямого кода в дополнительный, вход которо1S го соединен с входом кода мантиссы делителя устройства, вход кода знака делителя которого соединен с третьими входами второго и третьего трехвходовых многоразрядных. сумматоров, 20 выходы которых соединены соответственно с информационными входами первого блока суммирования и второго блока вычитания.