Управляющий регистр для буферного запоминающего устройства

 

Изобретение относится к вычислительной технике. Целью изобретения является упрощение и повышение быстродействия регистра, предназначенно-- го для управления работой буферного запоминающего устройства. Каждый разряд регистра состоит из RS-триггераи логического элемента. Поставленная цель достигается введением в каждый логичес :ий элемент двух накопительных МДП-варакторов, позволякяцих получать надежное временное разделение внутренних сигналов и создавать дополнительные напряжения на затворах ключевых транзисторов логического элемента во время действия тактовых импульсов. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19> Я0 (и) Ш4 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А BTOPCHOIVIV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3756538/24-24 (22) 19.06.84 (46) 15.05.86. Бюл. Р 18 (71) Ордена Ленина институт кибернетики им.. В.М. Глушкова (72) В.И. Вешняков, В.Ф. Коваль, И.С. Гавриленко и В.В. Сивай (53) 681.327.66(088.8) (56) Автоматика, !979, 11 - 2, с. 66, рис. 2.

Микроэлектроника, 1982, т. 11, вып. 5, с. 436, рис. 6. (54) УПРАВЛЯЮЩИЙ РЕГИСТР ДЛЯ БУФЕРНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА (57) Изобретение относится к вычислительной технике. Целью изобретения является упрощение и повышение быстродействия регистра, предназначенного для управления работой буферного запоминающего устройства. Каждый разряд регистра состоит из RS-триггера и логического элемента. Поставленная цель достигается введением в каждый логичес .ий элемент двух накопительных МДП-варакторов, позволяющих получать надежное временное разделение внутренних сигналов и создавать дополнительные напряжения на эатворах ключевых транзисторов логического элемента во время действия тактовых импульсов.

2 ил.

I231S36

Изобретение относится к вычислительной технике и может быть испольэовано при построении синхронных буферных запоминающих устройств (ЗУ).

Цель изобретения — упрощение и повьппение быстродействия регистра.

На фиг. 1 приведена схема двух разрядов регистра; на фиг. 2 — временная диаграмма его работы.

Регистр выполнен на МДП-транзисто- 1О рах одного типа, например, на и-ИДП-транзисторах с индуцированным каналом.

Регистр содержит в каждом разряде

RS-триггер 1 и логический элемент 2. 15

Триггер состоит иэ четырех транзисторов 3-6 и двух резисторов 7 и 8 (вместо резисторов могут быть применены МДП-транзисторы с встроенным каналом). Логический элемент состоит N из первого 9 и второго 10 управляющих транзисторов, первого 11 и второго 1,2 ключевых транзисторов и пер— вого 13 и второго 14 накопительных варакторов. Конденсатор 15 имитирует эквивалентную емкость нагрузки, подключенной к выходам 16 регистра.

На фиг. 1 показаны также входы записи

17 и считывания 18 регистра, а также первый 19"и второй 20 управляющие ЗО выходы регистра.

Регистр работает по следующему алгоритму.

Если в данный момент по Ф, при записи (считывании) первый (второй) триггер переключился в "I" ("0"), а второй (первый) установлен в "0" ("1"), то в следующий момент по Ф на выходе 16< возникнет импульс, который переключит в 1" второй и в

"0" первый триггеры.

В единичном состоянии триггера на стоках транзисторов 3 и 4 присутствует низкий, а на стоках транзисторов 5 и 6 — высокий потенциал.

На фиг. 2 а, б показаны импульсы.фаз, Ф < и Ф (период следования импульсов составляет один такт, верхний уровень напряжения фаз равен +Е, нижний

35 близок к OB); в, г — импульсы напряжения соответственно на затворах транзисторов 12 и Il первого разряда при записи" д ж — импульсы соответ< У

40 ственно на выходах 16, и 16 при записи; и, к — импульсы соответственно на выходах 16, и 16< при считывании.

При записи слов в буферное ЗУ по регистру слева направо продвигается маркерная l и импульс, продвигающий входное слово по ЗУ, пробегает по выходам 16 слева направо. Временные диаграммы в-ж иллюстрируют запись в буферное ЗУ трех слов, причем после первого обращения имеется один такт паузы, а затем еще два обращения подряд. Вначале (условно 1-й такт) триггеры установлены в "0". По каждому импульсу Ф< через управляющие транзисторы 9 и 10 происходит предзаряд затворов транзисторов 11 и 12.

В первом разряде (диаграммы в, г) высокий потенциал передается на затворы транзистора 12 и МДП-варактора

14, а низкий потенциал — на затворы транзистора Il и !ДП-варактора 13.

При этом под затвором ИДП-варактора

14 образуется инверсионный слой, служащий второй обкладкой конденсатора, и значение емкости максимально.

Вследствие этого по импульсу Ф на затвор транзистора 12 передается дополнительное напряжение, в результате суммарное напряжение превь<п<ает

+Е. Однако, так как на затворе транзистора ll присутствует низкий потенциал, он остается закрытым и выход 16< остается под низким потенциалом.

После первого обра<пения маркерная

"1" достигает первого триггера, по

Ф 2-ro такта он переключается в "1"

< и высокий потенциал передается на затвор транзистора ll первого разряряда.По Ф на затворы транзисторов ll и 12 первого разряда передается дополнительное напряжение, вследствие чего оба транзистора открываются, на выходе

16,формируется импульс (диаграмма д), равный по амплитуде полному напряжению +Е. Второй триггер переключается в "1", первый возвращается в "0", через управляющий транзистор 9 второ го разряда высокий уровень передается на затвор транзистора ll второго разряда.

По Ф, 3-го такта аналогично формируется импульс на выходе 16 (диаграмма ж). Напряжение на затворе транзистора 12 первого разряда (диаграмма в) сначала снижается до нуля, а после переключения второго триггера в "0" снова повьпаается до высокого уровня, HBITpRxpHHp. на затворе транзистора II первого разряда (диаграмма г) низкое, так как

1231536

В каждом разряде регистра по окончании импульса фазы должен быть обеспечен разряд относительно большой емкости 15 через транзисторы 11 и 12.. Разряд емкости происходит в течение короткой паузы между импульсами фаэ и затем в течение короткого 4О отрезка времени, пока через транзисторы 9 и 10 не разрядятся узлы затворов 11 и 12.

В режиме хранения выходы 16 находятся в высокоимпедансном состоя- 45 нии под низким потенциалом, который активно не поддерживается, а обеспечивается токами утечки на подложку.

При считывании из буферного ЗУ по управляющему регистру справа на- 50

I I l1 лево продвигается маркерныи 0 и соответственно по выходам 16 пробегает справа налево импульс, продвигающий слова по ЗУ. При каждом считывании весь массив слов в ЗУ сдви- 55 гается на одну позицию к выходу. На временных диаграммах и, к показаны импульсы на выходах 16 и 16 при первый триггер установлен в "0". По

Ф> 3-го такта на выходе 16 < импульс на формируется.

По Ф, 4-ro такта первый триггер переключается в "1" (следствие ВТо рого обращения) и высокий уровень передается на затвор транзистора

11 первого разряда, снова возникает совпадение высоких уровней на затворах транзисторов ll и 12 первого раэ- о ряда, под затворами варакторов 13 и 14 образуются инверсионные слои, вследствие чего емкости образуемых конденсаторов максимальные. По Ф дополнительное напряжение передает- 15 ся через эти конденсаторы на затворы транзисторов 11 и 12, и на выходе

16< формируется импульс, переключающий второй триггер в "1", а первый в 0". Вследствие этого в начале очередного импульса Ф 5-ro такта напряжение на затворах транзисторов

11 и 12 первого разряда (диаграммы в, г) снижается до нуля, но затем вследствие обратного переключения 25 с некоторой задержкой второго триггера в "0" по импульсу на выходе

16 и первого триггера в "l" (следствие третьего обращения) напряжение опять повышается до высокого уровня 3О и по Ф на выходе 16, опять формируется импульс, переключая в "1" второй и в "0" первый триггер. двух обращениях подряд в случае, когда маркерный "0" продвигается через второй и первый разряды, не прерываясь. Передача дополнительного напряжения на затворы транзисторов

ll и 12 и формирование импульсов на выходах 16 происходит аналогично режиму записи.

Триггеры двух соседних разрядов переключаются в "0" и "1" по разным фазам и предзаряд в двух смежных логических элементах также осуществляется по разным фазам. Таким образом, в работе разрядов регистра заложено надежное временное разделение внутренних сигналов, вследствие чего не возникает конфликтных ситуаций при одновременных обращениях

Запись-считывание".

Величина дополнительного напряже-, ния, передаваемого на затворы транзисторов 11 и 12 во время соответствующих импульсов фаэ, определяется соотношением емкостей образуемого емкостного делителя напряжения. емемкостью МДП-варакторов и емкостью узлов затворов транзисторов 11 и 12 на подложку. Максимальное значение емкости варактора при образовании под его затворами инверсионного слоя в десять и более раз превосходит минимальное значение его емкости, когда на его затворе имеется низкое напряжение. В первом случае емкость варактора превышает емкость узла затвора транзистора 11 (12) на подложку и образуется благоприятный делитель напряжения, при котором большая часть напряжения фазы передается на затвор транзистора 11(12) °

Во втором случае емкость варактора в несколько раз меньше емкости узла затвора транзистора 11 (12) на подложку и лишь малая доля напряжения фазы передается в виде помехи (ди. аграммы в, r) на затвор транзистора 11 (12).

В регистре вместо МДП-варакторов могут быть использованы и другие накопительные элементы с подобной нелинейной зависимостью емкости от напряжения. Возможен вариант МДПструктуры, в которой МДП-варакторы исключены, но затворы транзисторов

11 и 12 значительно перекрывают области их стоков, образуя цараэитные емкости, которые однако в такой структуре используются полезно.

% 123) формула изобретения

Управляющий регистр для буферного запоминающего устройства, содержащий в каждом разряде RS-триггер и логический элемент, состоящий из первого и второго управляющих МДП-транзисторов, стоки которых соединены соответственно с прямым выходом RS-триггера данного разряда и инверсным выходом RS-триггера последующего разряда, а затворы МДП-транзисторов нечетных и четных разрядов являются первым и вторым тактовыми входами регистра соответственно, первого и второго ключевых ИДП-транзисторов, 15 затворы которых соединены с истоками первого и второго управляющих МДПтранзисторов соответственно, стоки первых ключевых ИДП вЂ транзистор четных и нечетных разрядов соединены 20 с затворами первых управляющих ИДПтранзисторов нечетных и четных разрядов соответственно, S-вход RS †триггера первого разряда и затвор второго управляющего МДП-транзистора

536 логического элемента последнего разряда являются соответственно входами записи и считывания регистра, инверсный выход RS-триггера первого разряда и прямой выход RS-триггера последнего разряда являются соответственно первым и вторым управляющим выходами регистра, отличающийся тем, что, с целью упрощения и повышения быстродействия регистра, в логический элемент каждого разряда введены первый и второй накопительные ИДП-варакторы, один вывод каждого из которых соединен.с истоком соответствующего управляющего МДПтранзистора, а другой вывод — со стоком первого ключевого ИДП-транзистора, исток которого соединен со стоком второго ключевого ИДП-транзистора логического элемента данного разряда, исток которого соединен с R-входом Б$-триггера данного разряда и S-входом RS-триггера последующего разряда и является соответствующим выходом регистра.

1231536

f рог g тамг Дтанпю Q таит 5 таит б Ta l Риг2

Составитель А. Дерюгин

Редактор Л. Пчелинская Техред M.Õîäàíè÷ Корректор,И. Муска

Заказ 2657/54 Тиржк 543

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. У кгород, ул. Проектная, 4