Многостабильный триггер

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах коммутации. Целью изобретения является упрощение многостабильного триггера. Поставленная цель достигается тем, что триггер содержит инвертер 5 и элемент И 6 с соответствующими связями. Указанные элементы 5,6 формируют управляющие сигналы на ячейки 1 памяти. Это позволило исключить из каждой ячейки памяти управляющие схемы. 1 ил.

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИК

ИИ (ll) (51)5 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4408003/24-24 (22) 12 ° 04.88 (46) 28.02.90. Бюл. Ф 8 (75) Е.А. Оленев (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

Ф 855732, кл. С 11 С 19/00, 1977.

Авторское свидетельство СССР

Р 1201876 ° кл. С 11 С 19/00, 1983. (54) МНОГОСТАБИЛЩЫИ ТРИГГКР (57) Изобретение относится к автома2 тике и вычислительной технике и может быть использовано в устройствах коммутации. Целью изобретения является упрощение многостабильного триггера. Поставленная цель достигается тем, что триггер содержит инвертер 5 и элемент И 6 с соответствующими связями. Указанные элементы 5, 6 формируют управляющие сигналы на ячейки

1 памяти. Это позволило исключить из каждой ячейки памяти управляющие схемы. 1 ил.! 547030

Изобретение относится к автоматике и вычислительной технике и может быть ис пол ьз ов ан о в устр ойствах коммутации.

Цель изобретения — упрощение многостабильного триггера.

На чертеже изображена схема многостабильного триггера.

Мнсгостабильный триггер содержит ю В/ ячейки 1 памяти, состоящие из элемента ИЛИ 2 и элемента И 3, элемент

ИЛИ-НЕ 4, инвертор 5, элемент И 6, элемент ИЛИ, который может быть выполнен на диодах 7 и 8 и резисторе

9, элемент задержки на конденсаторе

10, входы 11 и выходы 12.

Многостабильный триггер работает следующим образом.

В исходном состоянии (при включении электропитания) на выходах всех ячеек 1 напряжение отсутствует (логический "0"). На выходе элемента

И 6 логический "0", на выходах элемента ИЛИ-НЕ 4 и инвертора 5 логи- 25 ческая "1". Конденсатор 10 начинает заряжаться. После того, как напряжение на нем достигнет уровня логической "1", на выходе элемента И 6 сформируется высокий уровень напряжения, которое поступает на вход инвертора 5, а через диод 7 — на вход элемента И 6 и объединенные входы элементов И 3 ячеек 1. Конденсатор 10 при .этом разряжается, в результате чего на выходе инвертора

5 появляется логический "0".

При подаче на один из входов 11. .многостабильного триггера сигнала логической "1" на выходе элемента

ИЛИ-НЕ 4 появляется логический "0", вследствие чего на входе элемента И 6 и на объединенных входах элементов И 3 ячеек 1 формируется низкий уровень напряжения, а на выходе инвертора 5 - высокий, в результате чего все ячейки 1 обнуляются, а конден- . сатор 10 начинает заряжаться. Время заряда конденсатора 10 определяет длительность импульса сброса ячеек 1.

После заряда конденсатора 10 на объе- 50 диненных входах элементов И 3 ячеек

1 восстанавливается логическая "1".

Одновременно с входа 11 первой ячейки 1 сигнал логической "1" поступает на вход элемента ИЛИ 2 и способству- 55 ет формированию на его выходе и выходе элемента И 3 высокого уровня напряжения, которое поступает на вход элемента HJIH 2. После прекращения. действия сигнала на входе 11 (время его действия должно быть больше длительности импульса сброса), ячейка 1 остается включенной, а на выходе элемента ИЛИ-НЕ 4 формируется логическая "1". Высокий уровень напряже-, ния с выхода элемента И 6 через диод

7 поступает на объединенные входы элементов И 3 ячеек 1 и на вход инвертора 5, Конденсатор 10 при этом разряжается, а на выходе инвертора

5 появляется логический "0". !

При подаче управляющего сигнала на другой вход многостабильного триггера ячейка 1, которая быпа включена ранее, выключается, а данная ячейка 1 включается согласно вышеописанному. формула изобретения

Многостабильный триггер, содержащий ячейки памяти,.каждая из которых состоит из элемента И и элемента ИЛИ, первый вход которого является входом соответствующего разряда триггера, а второй вход является выходом соответствующего разряда триггера и соединен с выходом элемента И, первый вход которого соединен с выходом элемента HJIH элемент ИЛИ-НЕ, элемент задержки на конденсаторе, элемент HJIH выход которого соединен с вторым входом элемента И ячейки памяти первого разряда, а первый вход соединен с первой обкладкой конденсатора элемента задержки, входы элемента ИЛИ-НЕ соединены с первыми входами элементов ИЛИ ячеек памяти соответствующих разрядов триггера, отличающийся тем, что, с целью упрощения триггера, он содержит инвертор и элемент И, выход которого соединен с первым входом элемента ИЛИ и вхопом инвертора, первый вход — с второй обкладкой конденсатора элемента задержки и с вторыми входами элементов И ячеек памяти всех разрядов, второй вход элемента И соединен с выходом элемента ШП4-НЕ, выход инвертора соединен с вторым входом элемента ИЛИ.