Устройство для управления памятью
Изобретение относится к вычислительной технике и может быть использовано в составе процессора ЭВМ. Цель изобретения - расширение функциональных возможностей за счет обеспечения динамического режима работы управляемого блока памяти. Устройство содержит блок управления, выполненный на процессоре, блок памяти, два триггера и пять элементов И. При обращении к управляемой записи, например, сигналами Запись, Чтение, Регенерация эти сигналы проходят до управляемого блока памяти в соответствии с программой, хранимой в пятом блоке управления. 4 ил , 1 табл. с (Л |С со ОО ;о
СаЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК
А1
ÄÄSUÄÄ 1236489 (gg 4 G 06 F 13/00, 11/28
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3774058/24-24 (22) 19.07.84 (46) 07.06.86. Бвл. Ф 21 (71) Ленинградский ордена Ленина электротехнический институт им. В.И.Ульянова (Ленина) (72) В.В.Барашенков, А.Ф.Казак, Л.А.Павлов и А,Я.Якимов (53) 681. 3 (088. 8) (56) Авторское свидетельство СССР
У 1119020, кл. С 06 F 13/00, 1983.
Патент Великобритании .У 2030739, кл. G 06 F 11/30, 1980. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано в составе процессора ЭВМ. Цель изобретения — расширение функциональных возможностей за счет обеспечения динамического режима работы управляемого блока памяти. Устройство содержит блок управления, выполненный на процессоре, блок памяти, два триггера и пять элементов И. При обращении к управляемой записи, например, сигналами "Запись", "Чтение", "Регенерация" эти сигналы проходят до управИ ляемого блока памяти в соответствии э с программой, хранимой в пятом блоке управления ° 4 ил, 1 табл.
1 123
Изобретение относится к цифровой вычислительной технике и может быть использовано в составе процессора ЭВМ.
Цель изобретения — расширение функциональных возможностей эа счет обеспечения динамического режима работы управляемого блока памяти.
На фиг. 1 представлена функциональная схема устройства, на фиг. 2— схема блока управления, на фиг.3 алгоритм работы; иа фиг. 4 — диаграмма работы.
Устройство (фиг. 1) содержит блок 1 памяти, формирователь 2 адреса, счетчик 3, блок 4 управления, счетчик 5, триггеры 6 и 7, элемент ИЛИ 8, элементы И 9-13, тактовую шину 14 устройства, шину 15 задания этапов работы устройства, шину 16 задания режима записи в управляемую память, шину 17 задания начальных условий устройства, шину 18 задания объема управляемой памяти, шину 19 задания режима чтения управляемой памяти, шину 20 сброса устройства, шину 21 задания режи. ма регенерации управляемой памяти, вход 22 запрета записи управляемой памяти (управляемая память не показана), вход 23 запрета чтения управляемой памяти, дешифратор 24, вход 25 записи управляемой памяти, вход 26 чтения управляемой памяти, выход 27 признаков работы устройства, .
Блок управления (фиг. 2) содержит блок 28 памяти микрокоманд, счетчик 29, регистр 30 микрокоманд,мультиплексер 31, элемент ИЛИ-НЕ 32, группу иэ элементов И 33-39, элементы И 40-43, элемент ИЛИ 44, шины 45 и 46 синхро низ ации ус трой с тва, вход 4 7 задания режима работы устройства, вход 48 пуска устройства, выход 49 подтверждения начала работы устройства, выход 50 подтверждения работы устройства.
Устройство для управления памятью поз воляет в процесс е функционир ования осуществить запись информации только
s свободную ячейку управляемой памяти, для которой в соответствующей ей ячейке памяти устройства содержится нуль, а считывание информации допускается только из занятой ячейки управляемой памяти, для которой в соответствующей ей ячейке памяти устройства содержится единица. Причем возможно считывание с сохранением информации, когда содержимое соответст6489 1 вующей ячейки управляемой памяти устройства сохраняется равным единице, что означает использование ячейки управляемой памяти при дальней5 шем функционировании и считывание беэ сохранения информации, когда в
cooTBpтствующую ячейку памяти устройства записывается нуль, что означает, что ячейка управляемой памяти становится свободной и находившееся в ней содержимое больше не используется.
Устройство работает следующим образом.
Сначала осуществляется подготовка устройства, которая заключается в том, что ячейки всей дополнительной памяти 1 переводятся в нулевое состояние, т.е. в ячейке записывается двоичное число, равное нулю, что соответствует тому, что соответствующие ячейки управляемой памяти становятся свободными.
С шины 15 на вход 47 подают сигнал признака подготовки устройства к работе. При этом начальный адрес управляемой памяти через шину 17 поступает на информационные входы счетчика 3, входящего в формирователь 2 адреса. Код длины памяти через шину 18 поступает на счетчик 5. По адресу, находящемуся в счетчике 3, дешифратор 24 выбирает требуемую ячейку памяти 1 (фиг. 2), в которую осуществляется запись нуля, увеличивая при этом содержимое счетчика 3 и уменьшая содержимое счетчика 5 до тех пор, пока содержимое счетчика 5, поступающее на входы элемента ИЛИ-НЕ 32
40 не станет равным нулю. После этого на выходе 27 вырабатывается сигнал завершения этапа подготовки.
Затем в процессе функционирования после завершения цикла обращения ка45 кого — либо оператора к управляемой памяти на шину 20 поступает сигнал f l tl
Сброс, который переводит триггер 6 и 7 в нулевое состояние, что предотвращает выдачу ложных сигналов управления из устройства при появлении
SG сигналов обращения к управляемой памяти на входах 16 и 19 устройства до того, как будет считано содержимое ячейки памяти I, поскольку с единичных выходов триггеров 6 и 7 поступа ют запрещающие потенциалы на входы элементов И 9-13.
При обращении к основной памяти на вход записи 16 или чтения 19 пос1236
3 тупают сигналы записи или чтения, которые через элемент ИЛИ 8 поступают на информационный вход мультиплексора 3 1 и инициируют считывание содержимого ячейки памяти 1, адрес которого через шину 17 поступает в счетчик 3 ° Одновременно для регистрации считываемой из памяти l информации на триггерах с выхода элемента И 37 поступает стробирующий сигнал 10 на входы триггеров 6 и 7, который в момент окончания своего действия устанавливает триггер 6 в единичное состояние, а триггер 7 в нулевое состояние, если с выхода памяти 1 на ин- 15 формационные входы триггеров 6 и 7 поступает нулевой потенциал, и наоборот, если с выхода памяти 1 поступает единичный потенциал, так как информационный вход триггера 6 является инверсным.
Если сигнал записи поступает на вход 16 устройства (режим записи), и триггер 6 находится в единичном состоянии, а триггер 7 находится в нулевом состоянии (в ячейке памяти содержится нуль, а соответствующая ячейка управляемой памяти считается свободной),, с выхода триггера 6 на вход элемента И 11 поступает разрешающий потенциал, при наличии которого с выхода элемента И 11 на информационный вход мультиплексора 3 1 пос. тупает сигнал записи единицы в ячейку памяти 1, а на выход 25 устройства поступает сигнал "Разрешение записи".
Если триггер 6 находится в нулевом состоянии, а триггер 7 — в единичном состоянии (в ячейке памяти 1 содержится единица, а соответствую- 40 щая ячейка управляемой памяти считается занятой), с выхода триггера 6 на вход элемента И 11 поступает запрещающий потенциал, а с выхода триггера 7, на вход элемента И 9 поступа- 4 ет разрешающий потенциал, при наличии которого на выход 22 устройства поступает сигнал "Запрет записи".
Если сигнал чтения поступает на вход 19 устройства (режим чтения), триггер 6 находится в единичном состоянии, а триггер 7 — в нулевом, с выхода триггера 7 на вход элемента
И 13 поступает запрещающий потенциал, а с выхода триггера 6 на вход элемен- та И !О поступает разрешающий потенциал, при наличии которого на выход 23 устройства поступает сигнал "Запрет
489 4 чтения". Если триггер 6 находится в нулевом состоянии, а триггер 6 — в единичном, с выхода триггера 7 на вход элемента И 13 поступает разрешающий потенциал, при наличии которого с выхода элемента И 13 на выход 26 устройства поступает сигнал "Разрешение чтения". При этом, если признак необходимости регенерации содержимого ячейки основной памяти, поступающий с входа 21 устройства на инверсный вход элемента И 12, на другой вход которого поступает разрешающий сигнал с выхода элемента И 13, имеет нулевое значение, с выхода элемента И 12 на информационный вход мультиплексора 31 поступает сигнал записи нуля в ячейку памяти 1, что означает режим чтения без регенерации (сохранения). Если признак необ.— ходимости регенерации имеет единичное значение, содержимое ячейки памяти 1 сохраняется (т.е. остается равным единице), что означает режим чтения с регенерацией. После завершения цик. ла обращения к основной памяти на вход 20 сброса устройства поступает сигнал "Сброс", устанавливающий устройство в исходное состояние (триггеры 6 и 7 устанавливаются в нулевое состояние).
Затем на один из информационных входов 48 мультиплексора 31 поступает сигнал "Пуск". При этом, по аналогии с первым этапом, осуществляется установка счетчика 3 и счетчика 5 по их информационным входам. Блок 4 управления осуществляет считывание содержимого ячеек памяти 1, соответственно увеличивая и уменьшая содержимое счетчика 3 и содержимое счетчика 5. Если содержимое считываемой ячейки памяти 1 равно единице, то триггер 7 устанавливается в единичное состояние. При этом адрес ячейки управляемой памяти, содержимое которой не использовано, содержится в счетчике 3. После того, как содержимое счет чика 5 станет равным нулю, блок управления вырабатывает сигнал завершения этапа анализа на соответствующем выходе 50. Блок 4 управления представ- ляет собой микропрограммный автомат, реализованный на постоянном запоминающем устройстве с естественной адресацией микрокоманд и горизонтальным способом формирования управляющих сигналов.
1236489
На информационный вход мультиплексора 31 соответствующий нулевому коду на его управляющих входах группы, подается постоянный сигнал, равный нулю.
В блоке 28 памяти хранится микро— программа управления работой устройства, граф-схема которой представлена на фиг. 3, а содержимое блока 28 памяти (микропрограмма в двоичных кодах) представлено в таблице. В граф-схеме микропограммы и в таблице приняты следующие обозначения: АО— начало работы устройства, А1 — запись нуля в ячейку памяти t сигналом с выхода элемента И 33 (фиг. 2), А2— увеличение содержимого счетчика 3 и уменьшение содержимого счетчика 5;
АЗ вЂ” выдача сигнала завершения этапа подготовки с выхода элемента И 38, А4 — выдача на выход элемента И 34 сигнала чтения содержимого ячейки памяти 1 и сигнала (записи) считанной информации на триггерах 6 и 7, A5 — запись единицы в ячейку памяти с выхода элемента с И 34, A5 — выдача сигнала завершения этапа анализа через выход 50, ПΠ— пустой оператор, используемый для выравнивания длительностей обслуживания заявок на обращение к управляемой памяти, Р1 анализ наличия на входе 47 мультиплексора сигнала работы устройства;
Р2 — проверка на нуль содержимого счетчика 5, РЗ вЂ” анализ наличия сигнала обращения к управляемой памяти, Р4 — анализ наличия на информационном входе 48 мультиплексора 31, Р5 анализ наличия на выходе элемента
ИЛИ 8 сигнала записи единицы в ячейку памяти 1, Р6 — анализ наличия на элементе И 11 сигнала записи нуля в ячейку памяти 1, 1 — направление перехода при выполнении условия, О— направление перехода при невыполнении условия.
Используются микрокоманды двух ти. пов: операционные и управляющие, структуры которых приведены в шапке таблицы. Для выделения операционных и управляющих микрокоманд в управляющем слове, состоящем из девяти разрядов, введен одноразрядный признак (первый разряд микрокоманды), определяющий тип микрокоманды. Если признак равен нулю, то микрокоманда является операционной, если признак равен единице — управляющей.
° 0
g5
Операционная микрокоманда вырабатывает сигналы управления, поступающие на соответствующие выходы блока управления. Поскольку используется горизонтальное микропрограммирование, каждому разряду операционной микрокоманды (за исключением первого разряда являющегося признаком типа микрокоманды), поставлен в соответствие определенный сигнал управления. Используется следующее распределение сигналов управления по разрядам операционной микрокоманды: второй разряд (),)значение двоичного числа, записываемого в память 1 устройства, третий разряд (3 ) — сигнал записи двоичного числа в память l устройства, четвертый разряд (j ) — сигнал чтения содержимого ячейки памяти 1 устройства, пятый разряд ()4) — увеличение счетчика 3 шестой разряд (3 ) — уменьшение счетчика 5, седьмой разряд (3 ) — сигнал регистрации считанной из памяти 1 информации на триггерах 6 и 7, восьмой разряд (),)— сигнал завершения (выход элемента
И 38), девятый разряд (j8) — сигнал завершения этапа анализа (выход элемента И 30) . Если в разряде операционной микрокоманды стоит "1", то соответствующий сигнал вырабатывается независимо от значений других разрядов. Микрокоманда А1 вырабатывает сигналы 3, и 3, причем ), = О, так как записываемое в память 1 двоичное число должно быть равно нулю; А2 вырабатывает сигналы 3<и 3<, АЗ вырабатывает сигнал 3,, А4 вырабатывает сигналы и 3z, А5 вырабатывает сигналы 3,и 3, причем 4 = 1, так как записываемое в память двоичное число должно быть равно единице; Аб вырабатывает сигнал 3< . После выполнения операционной микрокоманды осуществляется переход к микрокоманде, записанной в следующей ячейке блока 28 памяти микрокоманд.
Управляющие микрокоманды используются для изменения естественного порядка следования микрокоманд, что сводится к выполнению безусловных и условных переходов. Управляющая микрокоманда содержит поле Х (со второго по четвертый разряды), определяющее номер анализируемого логического условия (условия Р1, Р2, РЗ, Р4, Р5, Ро) и поле В (с пятого по де" вятый разряды), определяющее адрес
1236489 следующей микрокоманды в случае не— выполнения анализируемого логического условия. Если Х = О, то адрес следующей микрокоманды безусловно равен В, т.е. выполняется безусловныи
5 переход. Условный переход выполняется следующим образом. Если выполняется логическое условие, номер которого задан в поле Х микрокоманды, то адрес следующей микрокоманды равен (А+ 1), где А — адрес выполняемой микрокоманды. Если же условие не выполняется, то адрес следующей микрокоманды равен В.
Блок управления работает следующим образом.
При необходимости включения устройства в работу подается сигнал на вход сброса в нуль счетчика 29, который обнуляет его содержимое. Это исходное состояние блока 4 управления, т.е. на выходах счетчика 29 устанавливается адрес, равный нулю (адрес первой микрокоманды). При изменении адреса на адресных входах блока 28 памяти микрокоманд на его выходах устанавливается содержимое требуемой ячейки, которое заносится в регистр 30 микрокоманд при постунле— нии тактового сигнала Т1 на вход записи регистра 30 микрокоманд. Выработка управляющих сигналов на выходах блока 4 управления и изменение содержимого счетчика 29 осуществляется тактовым сигналом Т2, поступающим на шину 45. Если в регистре 30 микрокоманд находится операционная микрокоманда (содержимое первого разряда равно нулю), на инверсный вход элемента И 40 с выхода признака микрокоманды регистра 30 микрокоманд поступает разрешающий потенциал, при наличии которого тактовый сигнал Т2, поступающий на вход элемента И 40, поступает на входы элементов И 33-39 и через элемент ИЛИ 44 увеличивает содержимое счетчика 29 на единицу. В результате с выходов тех элементов
H 33-39, на входы которых поступают разрешающие потенциалы с соответствующих выходов регистра 30 микрокоманд, определяемые его содержимым (микрокомандой), поступают сигналы управления, требуемые микрокомандой, и осуществляется переход к следующей микрокоманде. Если в регистре 30 микрокоманд находится управляющая микрокоманда (содержимое первого разряда равно единице), на вход элемента И 41 с выхода признака микроко манды регистра 30 микрокоманд поступает разрешающий потенциал, при наличии которого тактовый сигнал Т2, поступающий на вход элемента И 41, поступает на входы элемента И 42 и элемента И 43.
Содержимое второго, третьего и четвертого разрядов регистра 30 микрокоманд (поле Х управляющей микрокоманды), определяющее номер анализируемого логического условия, поступает на управляющие входы мультиплексора 3 1, в результате чего значение требуемого микрокомандой логического условия через информационный вход мультиплексора 31, определяемое номером логического условия, поступает на выход мультиплексора 3 1. Если выполняется безусловный переход, или не выполняется требуемое логическое условие (на выходе мультиплексора 31 нулевой потенциал), на инверсный вход элемента И 43 поступает разрешающий потенциал, при наличии которого тактовый сигнал Т2, поступающий на вход элемента И 43, поступает на синхровход счетчика 29. В результате в счетчик 29 адреса записывается информация, поступающая на его информационные входы с соответствующих выходов регистра 30 микрокоманд (поле В управляющей микрокоманды). Если логическое условие выполняется, с выхода мультиплексора 31 поступает разрешающий потенциал на вход элемента И 42, при наличии которого тактовый сигнал Т2 через элемент ИЛИ 44 увеличивает содержимое счетчика 29 на единицу.
Работа блока 4 управления поясняется временной диаграммой, приведенной на фиг. 4. На ней показано выполнение первых трех микрокоманд микропрограммы при наличии сигнала на входе 47 (логическое условие P1), и приняты следующие сокращения: НУ вЂ” сигнал начального установа, СЧА — сигналы на выходах счетчика 29; ПЗУ вЂ” сигналы на выходах блока 28 памяти микрокоманд, PHK (1) — сигнал на выходе признака микрокоманд регистра 30 мик-. рокоманд, РИК (2-9) — сигналы на остальных выходах регистра 30 микрокоманд.
Для правильной работы устройства необходимо соблюдение следующих условий: длительность импульсов такто9 1236489 1О вых сигналов Т1 и Т2 определяется записи или чтения) синхронизируются суммой времени считывания информации тактовыми сигналайи Т! и должны прииз дополнительной памяти 1 устройства сутствовать на входах записи/чтения и времени записи информации в тригге- устройства в течение пяти полных такры 6 и 7 устройства; сигналы обраще- g тов следования тактовых сигна— ния к управляемой памяти (сигналы лов Т!.
Разряды
Комментарии
Метка Адрес
1 2 3 4
5 6 7 8 9
Операционная микрокоманда о у у
У? УЙ
1 Х
Управляющая микрокоманда
О 00000 1 О О 1 О О D О О Р 1? Если нет,на метку О
I 00001 О О 1 О 0 О О О О А
2 00010 О О О О 1 1 О О О А2
3 00011 О 1 О О О О О !
Р2? Если нет,на метку 1
4 00100 О О О О О О О . 1 О АЗ
О РЗ? Если нет,на метку 14
О А4
5 0010! . О 1 1 О 1 1 1
6 00110 О О О 1 О О 1 О
7 00111 1 t О О 1 О 1
1 P5? Если нет,на метку 11
8 01000 О 1 О О О О О О А5
9 0100 t О О О О О О О О О 1 ПО
10 01010 1 О О О О О О 1 На метку 5
11 01011 - 1 1 1 О О 1 О О 1 Р6?Если нет,на метку 9
12 01100 О О 1 О О О О 0 О А!
13 01101 1 О О
О О О 0 1 На. метку 5
14 01110 1 О 0 О О О 1 Р4? Если нет, на метку 5
15 01111 О О О 1 О О 1 О О А4
16 10000 О О О
О 1 1 О О О А2
17 10001 1 О 1 О О 1 1 1 1 Р2? Если нет,на метку 15
18 10010 О О О О О О О О 1 А6
19 100 11 1 О 0 формула из обретения
О О О 0 О О На метку О тель. адреса, блок . памяти, первый триггер, первый и второй элементы И, причем выл од формирователя адреса соединен с адресным входом блока паУстройство для управления памятью, содержащее счетчик, формирова1236489
l2 мяти, адресные входы формирователя адреса соединены с шиной задания начальнык условий устройства, выход первого элемента И соединен с прямым входом второго элемента И, о т л и— ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения динамического режима работы управляемого блока памяти, оно содержит третий, четвертый и пятый элементы И, второй триггер и элемент ИЛИ, а также блок уп- равления, содержащий счетчик, блок памяти микрокаманд, регистр микрокоманд, мультиплексор, группу элементов И, четыре элемента И, элемент
ИЛИ и элемент ИЛИ вЂ , причем первый вход элемента ИЛИ соединен с шиной задания режима записи в блок памяти и с первыми входами третьего и четвертого элементов И, выход третьего элемента И соединен с первым информационным входом мультиплексора, выход
15 которого соединен с первым входом первого элемента И блока управления и инверсным входом второго элемен25 та И блока управления, выход которого рого соединены с адресными входами блока памяти микрокоманд, выходы ко— торого соединены с информационными входами регистра микрокоманд, выход признака микрокоманды которого соединен с первым входом третьего эле35 мента И блока управления и инверсным входом четвертого элемента И блока управления, выход которого соединен с первыми входами элементов И группы и первым входом элемента ИЛИ блока управления, выход которого соединен с суммирующим входом счетчика блока . управления, группа информационных входов которого соединена с группой выходов признака адреса регистра мик.рокоманд и со вторыми входами первого второго, третьего, четвертого.и пятого элементов И группы, группа выходов кода микрокоманды регистра микрокоманд соединена с группой управляющих входов мультиплексора и вторыми входами шестого и седьмого элементов И группы, выходы которых соединены с входами считывания и записи блока памяти соответственно, выход признака режима работы устройства регистра микрокоманд соединен с третьим управляющим входом мультисоединен с синхровходом счетчика блока управления, разрядные выходы кото30 плексора и информационным вХодом блока памяти, выход которого соединен с инверсным информационным входом первого триггера и информационным входом второго триггера, выход которого соединен с вторым входом-четвертого элемента И и с первым входом первого элемента И, второй вход которого соединен с шиной задания режима чтения в управляемую память, первым входом пятого элемента И и вторым входом элемента ИЛИ, выход которого соединен с вторым информационным входом мульти плексора, третий информационный вход которого соединен с шиной нулевого потенциала устройства, выход пятого элемента И группы соединен с входом синхронизации формирователя адреса, выход четвертого элемента И группы соединен с входами синхронизации первого и второго триггеров, выход первого триггера соединен с вторыми входами второго и пятого элементов И, выход третьего элемента И группы соединен с вычитающим входом счетчика, разрядные выходы которого соединены с входами элемента ИЛИ-НЕ, выход которого соединен с четвертым информационным входом мультиплексора, пятый информационный вход которого соединен с выходом второго элемента И, шестой и седьмой информационные входы мультиплексора соединены с входом пуска устройства и входом задания режима работы устройства соответственно, при этом инверсный вход второго элемента И соединен с шиной задания режима регенерации управляемой памяти, входы сброса первого и второго триго геров соединены с входом сброса уст- ройства, информационные входы счетчика соединены с шиной задания объема управляемой памяти, выход первого элемента И соединен с входом считывания управляемой памяти, вход синхронизации регистра микрокоманд соединен с первым входом синхронизации устройства, второй вход синхронизации которого соединен с вторым входом третьего элемента И блока управления и прямым входом четвертого элемента И блока управления, выход третьегб элемента И блока управления соединен с вторым входом первого элемента И блока. управления и прямым входом второго элемента И блока управления, выход первого элемента И блока управления соединен с вторым входом элемента ИЛИ!
1236489
Фнг.1 блока управления, выходы первого и второго элементов И группы элементов И соединены с выходами подтверждения начала работы устройства и подтверждения работы устройства соответственно, а выходы четвертого и пятого элементов И соединены с вхо— дами запрета записи и чтения управляемой памяти соответстве— нно.
1236489
Подписное
Производственно-полиграфическое предприятие, r.Óæãoðoä, ул.Проектная, 4
Редактор Н.Яцола
Заказ 3092/52
Составитель A. Сиротская
Техред М.Ходанич Корректор В.Бутяга
Тираж 671
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
