Программируемый контроллер

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1238032 А1 ур 4 G 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTMA (21} 3604344/24-24 (22) 10.06.83 (46) 15.06.86. Бюл. Ф 22 (71) Особое конструкторское бюро станкостроения (72) Я.Г. Гольдин, А.Я. Мальчик, К.И. Палк, Л.Б. Спектор, Л.Н. Файнштейн и Г.Д. Цыбульский (53) 621.503.55 (088.8) (56) Патент США У 4117317, кл. 235-307, опублик. 1979.

Программируемый контроллер модели В0$СН РС4000, ВЦП научнотехнической литературы и документации. — Ф Г-10948, M., 1981. (54) ПРОГРАИМИРУЕМЫИ КОНТРОЛЛЕР 57) Изобретение относится к регулирующим и управляющим системам общего назначения и может быть использовано для автоматического управления промышленными объектами, в частности в станкостроении для управления металлорежущими станками. Решается задача расширения области применения контроллера путем уменьшения длительности вьмодных сигналов по сравнению с длительностью полного цикла работы контроллера Полный цикл работы контроллера делится на три этапа. На первом этапе информация о состоянии входов переписывается из блока буферной памяти во входную область памяти блока оперативной памяти. На втором этапе информация из выходкой области памяти блока оперативной памяти переписывается в регистр для выдачи через ключи управляющих сигналов на исполнительные элементы объекта управления. На этом этапе также происходит очистка и подготовка для следующего цикла блока буферной памяти-. Ha третьем этапе происходит ра- .

> бота по программе, записанной в блоке постоянной памяти. Согласно этой программе происходит обработка в логическом блоке информации, хранящейся в блоке оперативной памяти.

На этом же этапе происходит запись результатов вычислений из логического блока через второй коммутатор в блок оперативной памяти. Параллель но с этим на третьем этапе информация с входов. контролера через входной блок многократно записывается в блок буферной памяти. Первый счетчик, .подсчитывая импульсы генератора так-. товых импульсов, формирует адрес, подаваемый на входной блок, блок буферной памяти, первый коммутатор и первый дешифратор. Третий счетчик формирует коды управления вторым дешифратором и информационные коды, подаваемые на первый коммутатор, выходкой код которого является адресом блока оперативной памяти. 5 ил.

1238032

Изобретение относится к регулирующим и управляющим системам общего назначения и может быть использовано для автоматического управления промышленными объектами, в частности в станкостроении для управления металлорежущими станками.

Цель изобретения — расширение области применения контроллера.

На фиг.1 представлена структурная схема программируемого кбнтроллера (ПК), на фиг.2 — функциональная схе-. ма логического блока, на фиг.3— функциональная схема входного блока, на фиг. 4 и 5 — временные диаграммы работы ПК.

Контроллер содержит генератор 1 тактовых импульсов, первый 2 и второй 3 счетчики, элемент И 4, входной блок 5, первый коммутатор 6, первый дешифратор 7, блок 8 буферной памяти, второй дешифратор 9, блок 10 постоянной памяти, логический блок

i1, блок 12 оперативной памяти, выходной регистр 13, элемент 2 И-ИЛИ-НЕ

14, второй коммутатор 15, третий счетчик 16, элемент ИЛИ 17, элемент ИЛИ-НК 18, элемент НЕ 19,ключи

20, объект 21 управления.

Первый счетчик 2 является счетчиком адреса ПК и представляет собой двоичный счетчик, имеющий выход переполнения и выходы каждого разряда, образующие кодовые выходы счетчика 2. . Количество разрядов счетчика 2 определяется в конечном итоге количеством входов и выходов ПК, выраженных двоичным числом (в данном примере оно равно восьми). Второй счетчик 3 является счетчиком команд ПК и представляет собой двоичный счетчик, имеющий кодовые вМходы всех, разрядов. .Количество разрядов счетчика 3 определяется числом командных слов, которые мбгут содержаться в блоке 10 постоянной памяти (в данном примере составляет двенадцать). Число первых выходов блока 10 постоянйой памяти равно числу операционных разрядов в каждом слове, записанном в блоке 10 (в данном примере равно четырем), число вторых выходов блока 10 постоянной памяти равно двум, а число третьих выходов равно числу кодовых . выходов первого счетчика 2.

Объем памяти блока 1О постоянной памяти в данном примере составляет

4096 четырнадцатиразрядных слов.

Число кодовых выходов третьего счетчика 16 равно двум.

Число выходов первого коммутатора 6 равно числу первых илн вторых информационных входов этого коммута-. тора и определяется числом слов; которые могут быть записаны в блоке

12 оперативной памяти, в данном примере их число равно десяти.

1р Весь массив памяти блока 12 условно разбит на три равные части — области. Первая область памяти (входная) содержит информацию о состоянии входов ПК в конкретный момент времени. Число слов в этой области определяется числом входов системы и в данном примере составляет 256 однобитовых слов. Вторая область памяти блока 12 оперативной памяти (выходная) содержит информацию о том,. какой из выходов в каком состоянии должен находиться в результате вычислений, проводимых в логическом блоке

11. Число слов в этой области памяти

25 определяется числом. выходов системы и в данном примере составляет 256.

Третья область памяти (промежуточная) содержит информацию о результатах промежуточных вычислений, производимых в логическом блоке 11. Число слов в этой области памяти выбрано также 256..

Все слова, хранящиеся в блоке 12 оперативной памяти, имеют один раз- . ряд, ввиду того, что входная, выходная и промежуточная информации имеют одноразрядный, однобитовый характер.

Таким образом, весь необходимый объем памяти блока 12 составляет в

40 данном примере 768 одноразрядных слов.

Дешифратор 7 является выходным дешифратором. Число его выходов, коли-. чество разрядов выходного регистра

13 и число ключей 20 равны между собой и равны общему числу выходов ПК (в данном примере 256).

Блок 8 буферной памяти является блоком буферной оперативной памяти

ПК и служит для хранения информации о состоянии всех входов ПК на период его основной работы по программе.

Число одноразрядных слов, которые могут быть записаны в блоке 8 буферной памяти, равно количеству входов системы и составляет для данного примера 256 слов.

Второй коммутатор 15 имеет два .режима работы в зависимости от сос1238032

3 тояния его управляющего входа: пропуск информации с информационных входов на информационный вход блока

12 оперативной памяти либо запрет такого пропуска. 5

В первом режиме второй коммутатор

15 пропускает на информационный вход блока 12 оперативной памяти в зависимости от состояния своего адресно-. го входа либо информацию с выхода 10 блока 8 буферной памяти, либо результаты вычислений с информационного выхода логического блока 11.

Во втором режиме во время действия сигнала запрета на управляющем входе второго коммутатора 15, на информационном входе блока 12 оперативной памяти устанавливается логический нуль, I

Вычислительные функции логическо- 20 го блока 11 выполняет элемент 22 постоянной памяти. Блок 11 также содержит четыре триггера 23-26,конденсатор 27, дифференцирующие RS-элементы 28 и 29 и элемент ИЛИ 30. 25

Триггеры 23-26 представляют собой триггеры D-типа, каждый из которых имеет вход синхронизации и информационный вход. Входы синхронизации триггеров 23, 24 и 25 соедине- з0 ны между .собой и образуют тактовый вход блока 11 Выход триггера 25 образует информационный выход блока 11.

Четвертый выход элемента 22

35 постоянной памяти, выходы элемен. та ИЛИ 30 и триггера 26 образуют соответственно первый, второй и третий управляюшне выходы логического бло- 40 ка 11.

Триггер 26 предназначен для формирования сигнала "Начальная установка", который устанавливает ПК в исходное состояние после включения питания.

Сигнал "Начальная установка" действует в первом рабочем цикле (пол;ном цикле) ПК, следующим за включе нием питания, и исключает неправиль- S0 ную выдачу управляющих сигналов на объект 21 управления .

Четвертый, пятый, шестой и седьмой адресные входы элемента 22 постоянной памяти образуют операцион- И ные входы логического блока 11, а восьмой адресный вход элемента 22информационный вход блока 11.

Таким образом, элемент 22 имеет восемь адресных входов и пять выходов и для данного примера реализации должен иметь емкость 256 пятиразрядных слов.

В элементе 22 постоянной памяти заранее записаны результаты всех возможных логических операций, выполняемых над входными данными логического блока 11 с одной стороны и содержимым триггеров 23, 24 и 25 с другой стороны. Вид операции задается из блока !О постоянной памяти через операционные входы логического блока 1 1, которые являются также входами элемента 22 постоянной памяти.

Триггер 23 предназначен для хранения сигнала блокировки исполнения программы. Триггер 24 предназначен для хранения дополнительной информации. Триггер 25 предназначен для хранения результата предыдущей логической операции и выдачи ее на информационный выход логического блока 11.

Кроме того, с четвертого выхода элемента 22 постоянной памяти на первый управляющий выход логического блока 11 поступает сигнал, означающий команду "Вывод", а с выхода элемента ИЛИ 30, образующего второй управляющий выход логического блока 11 ° снимается сигнал, означающий конец третьего этапа работы или запускочередного цикла работы ПК.

С выхода триггера 26 на третий управляющий выход логического блока

11 поступает сигнал Начальная установка".

Во входной блок 5 входят оптроны

3i адреса, коммутатор 32, входной фильтр, содержащий интегрирующие

RS-элементы 33 и 34 и компаратор 35, а также оптрон 36 тактов, элемент

И 37 и выходной оптрон 38.

Входные цени оптронов.31 адреса и оптрона 36 тактов образуют соответственно: адресные и тактовый входы блока 5. Выходы оптронов 31 соединены с адресными входами коммутатора

32, информационные входы которого

"соединены с управляемым объектом 21 и образуют информационные входы блока 5

Фильтр, включенный на выходе входного блока 5, служит для защиты контролера от воздействия ttoMex импульс1238032

Короткий продифференцированный импульс, сформированный из этого сигнала с помощью КЗ-элементов 28 и

29 и элемента ИЛИ 30, с второго управляющего выхода блока 11 устанавливает первый счетчик 2 и третий счетчик 16 в нулевое состояние,обеспечив тем самым начало работы ПК всегда с первого. этапа работы. с

55

-ного характера, возникающих в линиях связи между управляемым объектом 21 и ПК.

Гальваническая развязка входных и выходных цепей HK и объекта 21 управления осуществляется с помощью входного блока 5 и оптронных ключей

20, что в значительной степени повышает надежность работы ПК. 10

Данный ПК работает следующим образом»

Полный цикл (Т ) работы контролле- ра делится на три основных зтапа.

На первом этапе (Т ) информация 15 о состоянии входов переписывается из блока 8 буферной памяти во входную область памяти блока 12 оперативной памяти.

На втором этапе (Т ) информация 20 иэ выходной области памяти блока 12

1 оперативной памяти переписывается в регистр 13 для выдачи через ключи

20 управляющих сигналов на исполнительные элементы объекта 21 управ-. ления. Кроме того, на этом этапе происходит очистка и подготовка для следующего цикла блока 8 буферной памяти.

На третьем этапе,(Т } происходит работа по программе, записанной в блоке 10. Согласно этой программе происходит обработка в .блоке 11 хранящейся в блоке 12 оперативной памяти информации. Эта информация хранится во входной и промежуточной областях памяти блока 12. На этом же этапе происходит запись результатов вычислений из блока 11 в выходную область. памяти блока 12.

40 Параллельно с этим на этапе Т

Информация е входов системы через входной блок 5 многократно записывается в блок 8.

После подачи напряжения питания на ПК триггер 26 логического блока 11 устайавливается в единичное состояние и тем-самым формирует сигнал

"Начальная установка".

С первого выл ода генератора 1 тактбвые импульсы поступают на счетные входы первЬго и второго счетчиков .I

2, которые являются счетчиком адреса и счетчиком команд соответственно.

Работа первого счетчика 2 не зависит от этапов работы контроллера и на его выходах постоянно формируются двоичные разряды кода адреса.

На первом этапе работы ПК третий счетчик. 16 установлен в нулевое состояние. Тем самым на выходах второго дешифратора 9 задан код первого этапа, устанавливающий на первом выходе второго дешифратора 9 "1", а на втором и третьем выходе "0". Единичное значение сигнала "1 этап" на первом выходе второго дешифратора 9 через элемент ИЛИ 17 устанавливает на управляющем входе блока 8 буферной памяти "1", а через элемент

2 И-ИЛИ-НК 14 устанавливает "0" на управляющем входе блока 12 оперативной памяти во время действия тактовых импульсов с второго выхода генератора 1.

Тактовые импульсы на первом и втором выходе генератора -1 сдвинуты по фазе относительно друг друга на

180, чем обеспечивается разделение во.времени смены адреса на адресных входах блоков 8 и 12 памяти и форми- . рование сигнала записи на управляющем входе блока 12 оперативной па-. мяти.

Сигнал "1 этап" также разрешает второму, коммутатору 15 трансляцию информации с выхода блока 8 буферной памяти на информационный вход блока

12 оперативной памяти во всех циклах работы ПК, кроме первого, следующего за включением питания. На вре мя первого после включения питания цикла "Начальная установка" с третьего управляющего выхода логчического блока 11 устанавливает нуль на выходах выходного, регистра 13 и второго коммутатора 15Одновременно с этим нулевое значе ние сигнала "3 этап" с третьего выхода второго дешифратора 9 разрешает . прохождение импульсов переполнения первого счетчика 2 адреса на счетный вход третьего счетчика 16 и устанавливает в нулевое состояние второй счетчик 3, запрещая ему счет.

Отсутствие сигнала "3 этап" также разрешает первому коммутатору 6

1238032!

55 адреса .трансляцию кода адреса с его первых информационных входов на адресные входы блока 12 оперативной памяти.

Двоичныи код с выхода третьего счетчика 16, соответствующий первому этапу, через вторую группу информационных входов первого коммутатора 6 подается на два старших разряда адресных входов блока 12 оперативной памяти, задавая тем самым входную область памяти блока 12.

Двоичный код адреса с кодовых выходов первого счетчика 2 поступает на адресные входы блока 8 буферной памяти и на первую группу первых информационных входов первого коммутатора 6. Тем самым задается один и тот же адрес ячейки памяти блока 12 внутри его входной области памяти.

По мере поступления счетных импульсов с первого выхода генератора

1 тактовых импульсов на счетчик 2 меняется код адреса на его кодовых выходах и по всем адресам входной области памяти блока 12 записывается информация с выхода блока 8 буферной памяти. На первом цикле после включения питания ПК по этим адресам записывается нулевая информация в связи с тем, что на выходе второго коммутатора 15 на этом всем цикле установится нуль.

По 256-му импульсу первый счетчик

2 вырабатывает импульс переполнения, который через элемент И 4 поступает на счетный вход третьего счетчика 16. Счетчик 16 изменяет свое состояние на единицу, в результате чего на втором выходе второго дешифратора 9 появляется "1" а на первом и третьем выходах — "0".Это означает, что наступил второй этап работы контроллера.

Наличие единичного сигнала на втором выходе второго дешифратора 9 разрешает запись в выходной регистр .

13 с выхода блока 12 оперативной памяти. Нулевое состояние первого выхода второго дешифратора 9 и первого управляющего выхода логического блока 11 через элемент 2 И-ИЛИ-НЕ

14 устанавливают "1" на управляющем входе блока 12 оперативной памяти, что означает для блока 12 режим считывания информации.

Запись в выходной регистр разрешена только при отсутствии сигнала Начальная ycòaíoaêa" ввиду того, что этот сигнал на выходах выходного регистра 13 устанавливает "0" на протяжении всего первого цикла включения питания ПК.

Единичное значение сигнала "2 этап" устанавливает "0" на выходе элемента ИЛИ-НЕ 18, вследствие чеro на выходе элемента ИЛИ 17 и на управляющем входе блока 8 буферной памяти также устанавливается "0".

Это означает, что для блока 8 устанавливается на втором этапе режим записи.

Счетчик 2 адреса на втором этапе производит счет от 0 до 256, последовательно перебирая все ячейки блока 8 буферной памяти. Так как на управляющем входе блока 8 установлен. режим записи информации, а на информационном входе зафиксировано нулевое состояние на всем протяжении второго этапа, во все ячейки памяти блока 8 будут записаны нули. Это означает полную очистку буферной памяти. Таким образом блок 8 будет подготовлен к приему новой информации на третьем этапе..

Одновременно с этим "0" с первого выхода дешифратора 9 поступает на первый вход элемента ИЛИ 17 и совместно с нулевым сигналом на втором входе элемента ИЛИ 17 фиксирует режим записи информации в блок 8 буферной памяти.

Третий выход второго дешифратора

9 также имеет на втором этапе нулевое. состояние, разрешая тем самым прохождение импульсов переполнения первого счетчика 2 через элемент И 4 на счетный вход третьего счетчика 16, блокируя второй счетчик 3 команд в нулевом состоянии и задавая первому коммутатору 6 режим трансляции кода адреса с его первых информационных входов на адресные входы блока 12 оперативной памяти.

Третий счетчик 16 состоянием своих кодовых выходов задает и через вторую группу первых информационных входов первого коммутагора 6 транслирует на два старших адресных входа блока 12 оперативной памяти адрес выходной области памяти этого блока.

На первую группу первых информационных входов подается код с вьгхо дов первого счетчика 2 адреса, тэанс1238032!

10 лируется через первый коммутатор 6 на младшие разряды адресных входов блока 12 оперативной памяти, задавая непосредственно адрес ячейки памяти внутри его выходной области памяти.

Таким образом, для блока 12 оперативной памяти задан режим считывания из выходной области памяти.

Код адреса с кодовых выходов первого счетчика 2, поступая одновременно на адресные входы выходного первого дешифратора 7, адресные входы блоков памяти !2 и 8, позволяет при переборе состояний первого счетчика 2 от 0 до 256 переписать последовательно всю информацию из выходной области памяти блока 12 в соответствующие разряды выходного регист- 20 ра 13 во всех циклах работы ПК,кроме первого, после включения питания, в котором выходной регистр !3 установлен в нулевое состояние сигналом .

"Начальная установка".

Для исключения неправильной записи информации в выходной регистр

13 при смене адреса запись в регистр 13 осуществляется.по заднему фронту сигнала с первого выхода генератора 1 тактовых импульсов.

С выходов регистра 13 управляющие сигналы через ключи 20 подаются на исполнительные элементы объекта 21 управления.

После того, как первый счетчик 2 достигает 256, импульс переполнения с выхода переполнения счетчика 2 через элемент И 4 поступает на счетный вход третьего счетчика 16, который изменяет свое состояние на единицу, вырабатывая на своих выходах код третьего этапа.

Этот код поступает на входы второго дешифратора 9, задавая на третьем выходе дешифратора 9 единичное состояние сигнала "3 этап", а на первом и втором — нулевые состояния ,сигналов "1 этап" и "2 этап" соответственно.

На третьем выходе второго дешифратора 9 "1" запрещает прохождение импульсов переполнения первоГо счет. чика 2 через .элемент И 4 на вход третьего счетчика 16.и одновременно снимает сигнал с входа обнуления второго счетчика 3 команд, разрешая тем самым ему счет от 0 до числа 4096.

Кроме того, сигнал "3 этап" логической единицей переключает первый коммутатор 6 на трансляцию сигналов с его информационных входов на адресные входы блока 12 оперативной памяти.

Таким, образом, с началом третьего этапа второч счетчик 3 команд, считая от 0 до 4096, состоянием своих кодовых выходов задает на адресных входах блока 10 постоянной памяти адрес очередной команды, хранящейся в этом блоке.

Команды или командные слова, хранящиеся в блоке 10, состоят из двух частей: адресной и операционной.

Разряды командного слова, образующие его операционную часть, поступают с первых выходов блока 10 на операционные входы блока 11, задавая тем самым вид операции, выполняемой этим блоком на протяжении очередной команды.

Адресная часть командного слова состоит также из двух частей: два разряда, образующие третьи выходы блока 10 определяют область памяти

- блока 12, а остальные разряды адресной части команды образуют вторые выходы блока 10 и задают непосредственно адрес внутри выбранной области памяти блока 12.

На первом выходе второго дешифратора 9 "0" на 3 этапе позволяет второму коммутатору 15 транслировать сигнал с информационного выхода логического блока 11 на информационный вход блока t2 оперативной памяти во всех циклах работы, кроме первого, после включения питания, s течение которого на информационном входе блока 12 зафиксирован "0".

Одновременно с этим на четвертом входе элемента 2 И-ИЛИ-НЕ 14 устанавливается также "0", что позволяет сигналу с первого управляющего выхода блока 11 задавать на управляющем входе блока t2 оперативной памяти режим записи или считывания: нуль на управляющем входе блока 12 означает для него режим записи, а единица — режим считывания. Для блока 8 буферной памяти режимы задаются аналогично.

Для исключения неправильной записи информации в блок 12 оперативной памяти при смене адреса в первом счетчике 2 на первом этапе и

1238032

25 формировании команды "Вывод" на третьем этапе работы ПК запись в блок 12 осуществляется по сигналу с второго выхода генератора 1 тактовых импульсов.

На третьем этапе запись в блок 12 оперативной памяти разрешается только тогда, когда очередной выбранной командой из блока 10 постоянной памяти является команда вывода результата предыдущей логической операции из логического блока 11. В этом случае на первом управляющем выходе логического блока 11 появляется

15 единица, установливающая тем самым на управляющем входе блока 12 оперативной памяти "0".

Для остальных логических операций, выполняемых логическим блоком

11, на его первом управляющем выходе устанавливается нуль, а на управляющем входе блока 12 оперативной памяти соответственно единица, что означает для него режим считывания.

Во время третьего этапа, составляющего основное время работы ПК, происходит непосредственно работа по программе, записанной в блоке 10 постоянной памяти, адреса которого

30 последовательно перебираются первым счетчиком. Команды, хранящиеся в блоке 10 постоянной памяти, своей операционной частью задают внд логической операции, которую должен выполнить логический блок 11 над информацией, поступающей на информационный вход блока 11 с выхода блока .

12 оперативной памяти. Адрес этой информации в блоке 12 содержится в адресной части командного слова.

Для непосредственно логических операций, таких как И, ИЛИ, И; ИЛИ, И-ИЛИ, ИЛИ-И, АоВ, АоВ, а также

ЗАГРУЗКА, адрес в командном слове задается во входной или промежуточ.ной области памяти блока 12, т.е. задается адрес той ячейки памяти блока 12, в которой хранится информация, над которой нужно выполнить заданную в командном слове операцию. Для команды вывода адресная часть командного слова содержит адрес ячейки памяти блока 12, т.е. задается адрес. той ячейки памяти блока 12, куда нужно записать результат пре- ™ дыдущей операции из логического блока 11 который поступает с информационного входа блока 11 через

;второй коммугатор 15 на информационный вход блока 12 оперативной памяти.

На втором этапе на втором рходе элемента ИЛИ 17, на втором входе элемента ИЛИ-НЕ 18 и на входе-элемента НЕ 19 устанавливаются "0".Это позволяет входной информации с выхода входного блока 5, пройдя через элемент ИЛИ-НЕ 18 и элемент ИЛИ 17 на управляющий вход блока 8 буферной памяти, задавать своим состоянием режим работы блока 8.

Если входная информация придет логической единицей, то на управляющем входе блока 8 установится логический нуль, что означает для блока 8 режим записи. Если входная информация придет логическим нулем, то на управляющем входе блока 8 установится логическая единица,что означает для него режим считывания.

Так как на третьем этапе на.входе элемента НЕ 19 устанавливается

"0", то на информационном входе блока 8 буферной памяти будет в течение всего третьего этапа "1". При единичной входной информации эта единица будет записана в блок 8 по очередному адресу, вырабатываемому счетчиком 2, который работает постоянно, независимо от этапа. При нулевой входной информации, так как для блока 8 будет установлен режим считывания, по очередному адресу не будет записана единица, а сохранится нуль, записанный на предыдущем этапе.

3а время третьего этапа счетчик

2 успеет многократно просчитать все адреса с 0-го по 256-й и таким образом информация, записываемая в. блок

8 буферной памяти на 3 этапе, будет многократно обновляться, причем если во время всего третьего этапа хотя бы один раз на соответствующем входе входного блока 5 появится единица, она будет записана в соответствующую ячейку памяти блока 8 и будет там находиться до следующего второго этапа, на котором все .ячейки памяти блока 8 будут обнулены.

В конце программы работы системы,которая записана в блоке 10 постоянной памяти и по которой работает система на третьем этапе, ставится ! специальная команда "Конец программы". По этой команде на втором óï!

1238032 ранляющем ныходе логического блока

11 формируется сигнал конца программы логической единицей и дополнительно на первом цикле после включения питания с третьего управляющего выхода блока 11 снимается сигнал "Начальная установка".

Нулевое состояние разрядов третьего счетчика 16 устанавливает на первом выходе второго дешифратора

9 "1™, а на втором и третьем его выходе — "0". Это означает, что очередной цикл работы ПК завершился, а для всей системы вновь начался первый этап, этап ввода информации в блок 12 оперативной памяти из блока 8 буферной памяти.

Таким образом, на первом цикле работы контроллера после включения питания в устройстве происходит начальная установка блоков в исходное состояние. Это обеспечивает начало работы ПК всегда с первого этапа, этапа ввода информации, и исключает

25 прием и выдачу неверной информации в начале работы ПК объектом 21 управления. На втором цикле после включения питания ПК в регистр 13 также. запишется нулевая информация, так как на первом цикле была обнулена выходная область памяти блока 12.

Таким образом, после двух циклов работы контроллера, следующих за включением питания, достоверная информация установится на входах объ- Ы екта 21 управления.

Логический блок 11 работает следующим образом.

При включении питания ПК триггер

26 устанавливается в единичное сос- 40 тояние с помощью конденсатора 27, формируя на третьем управляющем выходе блока l1 сигнал "Начальная установка", а на втором управляющем выходе блока 11 сигнал конца третьего 45 этапа или начала цикла.

По сигналу с первого выхода генератора 1 счетчик 3 изменяет свое состояние и очередное командное слово считывается с выходов блока 10. - 50

На адресные входы элемента 22 поступает операционная часть командного слова, задающая нид операции, информация с информационного выхода блока

12 оперативной памяти и с выходов 55 триггеров 23, 24 и 25. Совокупность значений сигналов на адресных входах элемента 22 позволяет выбрать записанное в нем пятиразрядное слово.

Это слово содержит информацию о состоянии, в которое нужно установить триггеры 23, 24 и 25 в результате заданной операции, а также значение сигналов на первом и втором управляющих выходах блока 11 н зависимости от вида операции. Йо очередному тактовому импульсу с второго выхода генератора 1 триггеры 23, 24 и 25 запоминают состояние первого, второго и третьего выходов элемента 22.

При приходе следующего командного слова информация, хранимая в триг"герах 23, 24 и 25, участвует в формировании адреса нового пятиразрядного слова, хранящегося в элементе 22.

При приходе кода очередной операции, означающей конец программь, на пятом выходе элемента 22, т,е ° на втором управляющем выходе блока 11, устанавливается сигнал "Конец программы", по которому прекращается третий этап работы, На первом после включения питания цикле по этому же сигналу с третьего управляющего выхода блока 11 снимается сигнал "Начальная установка".

На первом и втором этапах работы контроллера первый счетчик команд об- нулен и его счет заблокирован. В блоке 10 постоянной памяти по нулевому адресу записаны также все нули.

Этот код через элемент 22 блока 11 задает нулевые состояния триггеров

23, 24 и 25 и нули на первом и втором управляющих выходах логического блока 11 в течение первого и второго этапов.

Входной блок 5 работает следующим образом.

На адресный вход блока 5 поступает восьмиразрядный код с выхода пер" вого счетчика 2 адреса. При изменении этого кода коммутатор 32 последовательно опрашивает выходы объекта

21 управления и подключает их на вход фильтра. Фильтр пропускает сигналы, длительность которых соответствует заданной постоянной времени, и не пропускает короткие импульсные помехи.

При опросе конкретного выхода объекта 21 управления, на котором присутствует единичная информация,на выходе блока 5 по приходу сигнала на тактовый вход блока 5 формируется

1238032

I. высокий уровень, записывающий единицу в блок 8 буферной памяти.

Адрес, по которому произойдет запись, соответствует адресу входа объекта 21 управления.

Уменьшение длительности входных сигналов позволяет расширить область применения контроллера. Данный программируемый контроллер обеспе" чивает непосредственную стыковку 10 станка с магазином инструментов и исключает необходимость использования для этих целей дополнительных стыковочных блоков с магазином инструментов, что упрощает конструкцию 15 станка, вследствие чего повышается надежность и снижается стоимость станка. ПК обеспечивает обработку сигналов от управляемого объекта, имеющих длительность, меньшую, чем 20 время полного цикла работы ПК.

Формула изобретения

Программируемый контроллер, содержащий генератор тактовых импуль- 25 сов, три счетчика, блок постоянной памяти, логический блок, входной блок, два коммутатора, элемент И, элемент 2И-ИЛИ-НЕ, блок оперативной памяти, два дешифратора, выходной ре-щб гистр и ключи, причем первый выход генератора тактовых. импульсов соединен со счетными входами первого и второго счетчиков и с первым управляющим ВХОдОм перВОгО дешифратора,ВтОрой выход генератора соединен с тактовым входом логического блока, с вторым и третьим входами элемента

2И-ИЛИ-НЕ и с тактовым входом входного блока, выход переполнения первого 40 счетчика подключен к прямому входу элемента И, кодовые выходы первого счетчика соединены с адресными входами входного блока, с первой группой первых информационных входов первого 45 коммутатора и с адресными входами первого дешифратора, вход обнуления второго счетчика соединен с адресным входом первого коммутатора, с инверсным входом элемента И и с третьим выходом второго дешифратора, кодовые выходы второго счетчика сое- динены с адресными входами блока постоянной памяти, первые выходы которого подключены к операционным Вхо- . дам логического блока, вторые выходы — к первой группе вторых информа" ционных входов первого коммутатора, 16 а третьи выходы — к второй группе вторых информационных входов первого коммутатора, выходы первого коммутатора co.-:.динены с адресными входами блока оперативной памяти, информационный выход которого соединен с информационными входами выходного регистра и логического блока, первый управляющий выход .логического блока соединен с первым входом элемен-. та 2И-ИЛИ-НЕ, информационный выходс первым информационным входом второго коммутатора, второй управляющий выход — с входами обнуления первого и третьего счетчиков, а третий управляющий выход — с управляющим входом второго коммутатора и входом обнуления выходного регистра, счетный вход третьего счетчика соединен с выходом элемента И, а кодовые выходы — с второи группой первых информационных входов первого коммутатора и с входами второго дешифратора, первый выход которого соединен с четвертым входом элемента 2И-ИЛИ-НЕ и с адресным входом второго коммутатора, а второй выход — с вторым управляющим входом первого дешифратора, информационный вход блока оперативной памяти соединен с выходом второго коммутатора, а управляющий вход — с выкодом элемента 2И-ИЛИ-НЕ, выходы первого дешифратора соединены с управляющими входами выходного регистра, выходы которого .через ключи соединены с входами управляющего объекта, выходы которого соединены с ийформационными входами входного блока, отличающийся тем, что, с целью расширении области применения устройства, в него введены элементы ИЛИ-НЕ, ИЛИ, НЕ и блок .буферной памяти, при этом первый вход элемента ИЛИ-НЕ подключен к выходу входного блока, второй вход - к второму выходу второго дешифратора и к входу элемента НЕ, а выход — к первому входу элемента ИЛЗЕ, второй вход которого соединен с первым выходом второго дешифратора, а выход подключен. к управляющему входу блока буферной памяти, Выход элемента НЕ подключен к информационному входу блока буфер-. ной памяти, адресные входы которого соединены с кодовыми выходами первого счетчика, а выход соединен с вторым информационным входом второго коммутатора.

1гз8озг

1238032

Фиг.Я

Сигналы на / Вы де еенератора 1 Сигналы на Я Вь

Ходе генератора

Включение пита кия /И

Сиьнал иа 3 управ

Мю. цем дыкЯлона

ll Начальная уст-к

Импульсы на 2gnрабляющек Вых. Вл ка 11. СВрос cv. 2.1б импульсы иа олоое счетчики 5

Сигналы на 1еылоit дешисрраяора В перезапись"

Сианалы мг 2Вэцо оЕ дьиирратпора 9

"Обнуление" "Вывод

Виаиалы иа Здихо.

Юе деыифраяора 3

"Робцлш пп прогргм е е

1238032

Сияалм иа les мде генераво

° r

СигналЬ на М мде Фанщаупода л . Мй аоеюе Ьаад

1ДЯ,О объемно

Саейююние ослиг имх daeo8a//йы

ITIVE f1

Сигналы на 3и дЬ ХОММД/ Олж17

Сигмалы ип для

ЮС элеиегатю8 Р йаиало на 8ei юрогодои яма

S5

Сигналы на 8 де Юлики 5

Составитель Ю. Апарин

Редактор N. Дылын ТехредО.Гортвай Корректор С.. Черни

Заказ 3289/47

Тираж 836 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

313035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4