Микропроцессорная система для программного управления технологическими процессами

 

Изобретение относится к микропроцессорной технике и может быть ис пользовано в автоматизированных сиil 2«W стемах управления технолог ическими процессами. Цель изобретения - повышение быстродействия системы. Это достигается тем, что в известную систему , содержащую блок управления 1, тактовый генератор 2, системный .контроллер 3, дешифратор 4 адреса памяти, блок 5 оперативной памяти, блок 6 постоянной памяти, шинный формирователь памяти 7, дешифратор 8 адресов устройств ввода-вывода, шинные формирователи 9 ввода-вывода, первый 10, втовторой 11 и третий 12 элементы ИЛИ, введены первьм.13, второй 14 и третий 15 шинные формирователи, триггер,16, регистр 17, элемент сравнения 18, пер-S вый 19, второй 20, третий 21 и четвертый 22 элементы И. Введение указанных Л элементов позволяет уменьшить время реализации программы многоальтернативного ветвления. 2 ил., 2 табл.

ÄÄSUÄÄ 1418653

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (5g 4 С 05 В )9/18 всисаощ

,„!3

ОПИСАНИЕ ИЗОБРЕТЕНИЯ @ЭЛИОТ;-;:; g

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4187151/24-24 (22) 28.01.87 (46) 23.08.88. Вюл. М - 31 (72) Е. В. Пугач, Г. Н. Тимонькин, В. П. Улитенко, В. С. Харченко

С. Ф. Тюрин и С. Н. Ткаченко (53) 621.503.55(088,8) (56) Авторское свидетельство СССР

II 1172455, кл. G 05 В 15/00, 1984.

Авторское свидетельство СССР

У 1012205, кл. G 05 В 19/18, Лазарев В. Г.,Пийль Е. И,,Турута Е. Н. Построение программируемых .управляющих устройств. — М..: Энергоатомиздат, 1984, с. 69. (54) МИКРОПРОЦЕССОРНАЯ СИСТЕМА ДЛЯ

ПРОГРАММНОГО УПРАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМИ ПРОЦЕССАМИ (57) Изобретение относится к микропроцессорной технике и может быть использовано в автоматизированных си-. стемах управления технологическими процессами. Цель изобретения — повышение быстродействия системы. Это достигается тем, что в известную систему, содержащую блок управления 1, тактовый генератор 2, системный контроллер 3, дешифратор 4 адреса памяти, блок 5 оперативной памяти, блок 6 постоянной памяти, шинный формирователь памяти 7, дешифратор 8 адресов устройств ввода-вывода, шинные формирователи 9 ввода-вывода, первый 10, втовторой 11 и третий 12 элементы ИЛИ, введены первый 13, второй 14 и третий

15 шинные формирователи, триггер 16, регистр 17, элемент сравнения 18, пер- g вый 19, .второй 20, третий 21 и четвертый 22 элементы И. Введение указанных элементов позволяет уменьшить время реализации программы многоальтернативного ветвления. 2 ил., 2 табл.

l 41 8653

Изобретение относится к микропро-, цессорной технике и может быть использовано в автоматизированных системах управления технологическими процессами.

Цель изобретения — повышение быстродействия системы.

На фиг. приведена функциональная схема предлагаемой микропроцессорной системы; на фиг, 2 — времен1ная диаграмма работы микропроцессорной системы при осуществлении дисциплины реализации многозначного ветвления программы с использованием ко-!5

i манды безусловной передачи управления (IMP).

Микропроцессорная система для программного управления технологическими процессами содержит блок 1 управления, содержащий. вход 1.1, являющийся входом "Захват 1 микропроцессорной системы, вход 1.2, являющийся входом "3aHpoc прерывания 1 микропроцессорной системы, выходы 1.3, являю- 25 щиеся адресной шиной системы, йходье,.выходы 1.4, являющиеся входами-выходами Данных блока 1 управления„ выходы 1.5, являющиеся выходами управления блока 1 управления, тактовый ге- 30 нератор 2, содержащии входы 2,!, 2,2, являющиеся входами кварцевого резонатора, вход 2.3, являющийся входом

"Сброс" системы, вход 2,4, являющийся входом "I QTDBHocTb!1 системьеу В ды 2.5, 2.8, вход 2.9, выход 2,10, системный контроллер 3, содержащий

ВхОДы ВыхОДы 3,1 .ЯВляющиеся шиной данньг< системы, и Выходы 3.2, являющиеся шиной управления системы, де- 0 шифратор 4 адреса памяти, содержащий выходы 4.1, 4.2, блок 5 оперативной памяти, блок 6 постоянной памяти, шинный формирователь 7 памяти, дешиф- ратоее 8 адресов устройств ВВода-выво- А5 да, содержащий выходы 8.1-8,3, шинные формирователи 9 ввода-вывода, содержащие входы 9,1, являющиеся информационными входами микропроцессорной системы, выходы 9.2, являющиеся информационными выходами микропроцессорной системы, первый 10, второй ll и третий 12 элементы ИЛИ, первый 13 и второй 14 шинные формирователи, третий шинный формирователь 1 5; содержащий вход 15.1, являющийся информаци55 онным входом логических условий микропроцессорной системы, триггер !6, регистр 17, элемент 18 сравнения, содержащий выход 18.1, первый 19 и второй 20 элементы И, третий элемент

И 21, содержащий выход 21.1, и четвертый элемент И 22.

Первый 2.1 и второй 2.2 входы тактового генератора 2 подключены к кварцевому резонатору, третий 2.3 и четвертый 2.4 входы тактового генератора 2 являются входами "Сброс", и "Готовность" микропроцессорной системы соответственно, пятый 2.9 вход тактового генератора 2 подключен к выходу синхронизации блока 1 управления, перпервый 2.5 !е второй 2.6 выходы тактоВого генератора 2 подключены к первому и второму тактовым входам блока 1 управления, третий 2.7 и четвертый

2.8 Выходы тактового генератора 2 подключены к входам "Сброс" и "Готовность" блока 1 управления соответственно, пятый 1,1 и шестой 1,2 входы блока 1 управления являются входами

"Захват" и "Запрос прерывания" микропроцессорной системы, пятый 2.10 выхоц тактового генератора 2 подключен к входу синхронизации системного контроллера 3, адресные 1.3 выходы блока 1 управления являются шиной адреса микропроцессорной системы, входы-выходы 1.4 данных блока 1 управления и выходы 1.5 управления подключены к входам-выходам данных и входам управления системного контроллера 3 соотВетственно, входы-выходы 3.1 данных системного контроллера 3 являются шиной данных микропроцессорной системы„ а выходы 3.2 управления системного контроллера являются шиной управления микропроцессорной системы, информационные входы дешифратора 4 адреса памяти подключены к шине 1.3 адреса микропроцессорной системы, а перВый Вход разрешения дешифратора 4 адреса памяти подключен к выходу первого элемента ИЛИ 10, первый и второй входы которого подключены к разрядам шины 3.2 управления "Чтение из памяTH "Запись в память" соответственно, первый выход 4.1 дешифратора 4 адреса памяти подключен к первому входу разрешения блока 6 постоянной памяти и первому входу второго элемента ИЛИ 11, второй выход 4.2 дешиф-. ратора 4 адреса памяти подключен к первому входу разрешения блока 5 оперативной памяти и к второму входу второго элемента ИЛИ 11, второй вход разрешения блока 6 постоянной памяти

1 418653 4 и первый вход разрешения шинного формирователя / памяти подключены к . разряду шины 3.2 управления "Прием", второй вход разрешения шинного формирователя 7 памяти подключен к выходу второго элемента ИЛИ 11, входы-выходы данных шинного формирователя 7 памяти подключены к шине 3.1 данных микропроцессорной системы, выходы данных шинного формирователя 7 памяти подключены к входам данных блока 5 оперативной памяти, а входы данных шинного. формирователя 7 памяти подключены к выходам данных блока 6 поI

, стоянной памяти и блока 5 оперативной памяти, адресные входы блока оперативной и блока постоянной памяти подключены к шине 1.3 адреса микропроцессорной системы, вход записи оперативной памяти подключен к разряду шины 3.2 управления "Запись в память", информационные входы дешифратора 8 адресов устройств ввода-вывода подключены к шине 1.3 адреса микропроцессорной системы, а первый и . второй входы разрешения дешифратора

8 адресов устройств ввода-вывода подключены к выходу третьего элемента

ИЛИ 12, первый и второй входы которого подключены .к разрядам шины 3.2 управления "Ввод из устройства ввода", . "Вывод в устройство вывода" соответственно, первая группа выходов 8.1 дешифратора 8 адресов устройств ввода-вывода 8 подключена к первым входаМ разрешения шинных формирователей

9 ввода-вывода, вторые входы разрешения которых подключены к разряду шины

3.2 управления "Ввод из устройства ввода", входы 9.1 шинных формирователей 9 ввода-вывода являются информационными входами микропроцессорной системы, выходы 9.2 шинных формирователей 9 ввода-вывода являются информационными выходами микропроцессорной системы, а входы-выходы шинных формирователей 9 ввода-вывода подключены к шине 3.1 данных микропроцессорной системы, входы-выходы первого 18, второго 14 и третьего 15 шинных формирователей подключены к шине 3.1 данных микропроцессорной системы, первый и второй входы разрешения первого шинного формирователя 13 подключены к второму выходу 8.2 дешифратора 8 адресов устройств ввода-вывода, первый выход первого шинного формирователя 13 подключен к информационному второму входу разрешения дешифратора

4 адреса памяти, первый вход четвертого элемента И 22 подключен к разряду шины 3.2 управления "Чтение памяти, а выход четвертого элемента

И 22 подключен к первому и второму входам разрешения третьего шинного формирователя 15, входы которого подключены к внешним сигналам логических условий 15.1.

Микропроцессор предназначен для выполнения. программы, т.е. последовательности команд, используемой для реализации алгоритма управления, для управления системой с шинной организацией. Микропроцессор воспринимает внешние тактовые сигналы и внешние сигналы управления и генерирует сигналы адреса 1.3, данных 1.4, а также сигналы управления 1.5. Блок 1 управ50

55 входу триггера. 16, вход синхронизации которого подключен к выходу первого элемента И !9 а вход сброса — к системному сбросу 2.3, первый вход элемента И 19 подключен к второму выходу

8.2 дешифратора 8 адресов устройств ввода-вывода, а второй вход подключен к разряду шины 3.2 управления "Вывод в устройство вывода", первый и второй входы !разрешения второго шинного формирователя 14 подключены к третьему выходу 8.3 дешифратора 8 адресов устройства ввода-вывода, выходы второго шинного формирователя 14 подключены к информационным входам регистра 17, вход синхронизации которого подключен к выходу второго элемента И 20, первый вход которого подключен к третьему выходу 8.3 дешифратора 8 адресов устройств ввода-вывода, а второй вход . которого подключен к разряду шины 3.2 управления "Вывод в устройство вывода", вход обнуления регистра 17 под25 ключен к системному сбросу 2.3, а первая группа входов элемента 18 сравнения подключена к шине 1.3 адреса микропроцессорной системы, а вторая группа входов элемента !8 Чравнения

З0 подключена к выходам регистра 17, выход элемента 18.1 сравнения подключен к второму входу третьего элемента

И 21, первый вход которого подключен к выходу триггера 16, а третий вход которого подключен к разряду шины 3.2

11 управления Прием", выход третьего элемента И 21.1 подключен к второму входу четвертого элемента И 22 и к

l 4l 8653

Т а блиц а

2.5 2.6 2.7. 2.8 2.9

1.4 !.5!

3, 14 2,5,26,27, 10,9, !8,!7 22 15 12 23 19

Номер ножки

29,30,31,. 8,7,3, 21

35,1,40, 37,38,39, 36

Номер микросхемы

КР580ИК80А

Таблица 2 ления может быть реализован, например, на стандартной интЕгральной микросхеме КР580ИК80А.

Номер входа- 1.1 1.2 1.3 выхода блока

Тактовый генератор 2 предназначен для формирования двух. высоковольтных (12 В) неперекрывающихся последовательностей тактовых импульсов 2.5, 2.6, формирования управляющих сигна- лов сброса 2.7 и готовности 2.8 по внешним сигналам микропроцессорной системы 2.3, 2.4 и для формирования

Номер входа-выхода 2.1 2.2 2.3 блока 2

Номер ножки микро- 14 15 3 схемы КР580ГФ24

Системный контроллер 3 предназначен. для увеличения нагрузочной способности шины 3,1 данных и организации двунаправленной передачи данных, для фиксации слова управления блока

1 управления, поступающего по шине данных в момент, поступления системного строба 2.10 с тактового генератора 2, и формирования в соответствие со словом управления и сигналами управления 1,5 блока 1 управления шины

3.2 управления микропроцессорной системы для каждого машинного цикла.

Шинные формирователи 7, 9, 13, 14, 15 предназначены для увеличения нагрузочкой способности шины 3.! данных микропроцессорной системы и для организации двунаправленной передачи

Соответствие входов-BbD(opoB блока

1 и микросхемы КР580ИК80А может быть представлено табл. I. системного строба 2.!О, по синхроимпульсу 2.9, поступающему с блока

25 управления. Он может быть реализован, например, на стандартной интегральной микросхеме КР580ГФ24.

Соатветствие входов-выходов блока

2 и микросхемы КР580ГФ24 может быть представлено табл. 2.

2.4 2.5 2.6 2.7 2.8 2.9 2.10

2 ll 10 4 1 5 7

- данных по шине,3.1 данных к блокам

I памяти или из блоков памяти к внешним устройствам или из внешних уст4 .ройств в зависимости от управляющих.. сигналов Еl и Е2. При отсутствии управляющих сигналов выходы шинных формирователей находятся в высокоимпе-. дансном состоянии, т.е. отключены от

Шинный формирователь 7 предназначен для увеличения нагрузочкой способности шины 3.! данных и для одключения выходов блока 5 оперативной

55 памяти или блока 6 постоянной памяти к шине 3.1 данных в режиме чтения, для подключения входов данных блока 5 оперативной памяти к шине 3.1 данных в режиме записи.! 4186

Шинные формирователи 9 ввода-вывода предназначены для увеличения нагрузочной способности шины 3.1 данных и для подключения к шине 3.1 данных информационных входов.9.! в режиме .ввода из устройства ввода, для подклю. чения шины 3.1 данных к информацион-, ным выходам 9.2 в режиме вывода в устройство вывода. 10

Шинный формирователь 13 предназначен для .увеличения нагрузочной способности .разряда шины 3.1 данных и для приема программирующего бита в режиме вывода в устройство вывода. 15

Шинный формирователь .14 предназначен для увеличения нагрузочной способности шины 3.1 данных и приема информации об адресе точки многозначного ветвления программы в режиме вывода в 20 устройство вывода.

Шинный формирователь 15 предназначен для увеличения нагрузочкой способности шины 3.1 данных и подключения к ней сигналов внешних логических 25 условий 15.1 в режиме чтения памяти.

Дешифратор 4 адреса памяти предназначен для дешифрации адреса, вы1 ставленного на шине 1.3 адреса микропроцессорной системы, и выработки сиг-30 налов подключения (выборки кристалла) либо блока 5 оперативной памяти, либо блока .6 постоянной памяти в том случае, если на шине 3.2 управления микропроцессорной системы выставлены сигналы чтения памяти или записи в память. В этом случае имеется активный уровень сигнала на входе El.

Дешифратор 4 адреса памяти предназначен также для блокировки памяти в 40 точке многозначного ветвления программы. В этом случае имеется активный уровень сигнала на входе E2 дешифратора адреса памяти.

Блок 5 оперативной памяти предна- .45 эначен для записи данных, поступающих из микропроцессора, и хранения их . только во время работы микропроцессорной системы. Данные записываются и хранятся в ячейках памяти, которые 50 выбираются в соответствии с их адресом по сигналам разрешения Š— выборка кристалла WR — запись.

Блок 5 оперативной памяти может быть реализован, например, на стан дартных интегральных микросхемах 541, РУ2.

Блок 6 постоянной памяти предназначен для хранения неразрушаемых данных

53 8 и считывания их в блок 1 управления в соответствии с адресными сигналами при наличии рамрешающих сигналов El, Е2. Блок 6 постоянной памяти может быть реализован, например, на стандартных интегральных микросхемах 556 .РТ4.

Дешифратор 8 адресов устройств ввода-вывода предназначен для дешифрации адресов устройств ввода-вывода при наличии сигнала разрешения, который поступает на входы El, Е2 в том случае, если на шине 3.2 управления выставлен сигнал вывода в устройство вывода либо. сигнал ввода в устройство ввода.

Дешифратор 8 адресов устройств ввода-вывода в зависимости от адреса формирует сигналы подключения шинных формирователей устройств ввода-вывода

8.1, подключения шинного формирователя 13 — сигнал 8.2, сигнал подключения шинного формирователя 14 — сигнал

8.3.

Первый элемент ИЛИ 10 предназначен для формирования разрешающего сигнала .

El дешифратора 4 адреса памяти по наличию на шине 3.2 управления одного из сигналов "Чтение памяти, Запись в память". Второй элемент ИЛИ 11 предназначен для формирования разрешающего сигнала Е2 шинного формирователя памяти по наличию на выходах дешифратора 4 адреса памяти одного из сигналов 4.1 4.2, т.е..тогда, когда идет обращение блока управления либо к блоку 6 постоянной, либо к блоку 5 оперативной памяти. Третий элемент

ИЛИ 12 предназначен для формирования разрешающего сигнала El, E2 для дешифратора 8 адресов устройств вводавывода по наличию на шине 3.2 управления одного из сигналов "Вывод в. устройство вывода", "Ввод в устройство ввода".

Триггер 16 предназначен для приема с первого выхода шинного формирователя I 3 и хранения. программирующего бита для разрешения дисциплины многоэначного ветвления программы (при установке триггера в состояние логической "1"). Триггер 16 может быть реализован, например, на стандартной интегральной микросхеме 155

ТМ2.

Регистр 17 предназначен для приема и хранения программирующего сигнала,.

653 10 щий сначала на вход 2.4 тактового генератора 2. Управление процессами обмена информацией в микропроцессорной системе осуществляет системный контроллер 3, который принимает и дешифрирует слово состояния блока управления 1, поступающее по шине 1.4 данных в первом такте каждого машинного цикла по сигналу с выхода 2.10 тактового генератора 2, который, в свою очередь. формируется по сигналу синхронизации блоха 1 управления, поступающему на вход 2.9 тактового генератора 2.

Микропроцессорная система может работать в режимах прямого доступа в память и прерывания при подаче соответствующих сигналов на входы 1.1 и 1.2 (фиг. 1) блока управления и введении дополнительного оборудования, однако в предлагаемой микропроцессорной системе эти режимы не используются, Выходные сигналы адреса блока управления поступают на адресную-шину 1.3 микропроцессорной системы.

Системный контроллер 3 принимает также выходные сигналы управления 1.5 и по слову состояния блока 1 управления и сигналам управления 1.5 формирует шину 3.2 управления микропроцессорной системы. Кроме того, системный контроллер 3 обеспечивает двунаправленную передачу данных по шине 1.4 данных и формирует шину 3.1 данных микропроцессорной системы.

Блок управления (фиг. 1) считывает и выполняет программу, записанную в блоки постоянной 6 или оперативной

5 памяти. На дешифратор 4 адреса памяти поступает адресная информация с. шины 1.3 адреса и, если на ней уста новлен адрес памяти, а на шине 3.2 управления имеются активные уровни сигналов "Чтение из памяти", "Запись в память", на выходе дешифратора 4.1 адреса памяти формируется либо сигнал

4.1 подключения блока 6 постоянной памяти если на шине адреса 1.3 адрес блока 6 постоянной памяти, либо сигнал 1, 2 подключения блока 5 оперативной памяти, если на шине 1.3 адреса адрес блока 5 оперативной памяти.

Выходы дешифратора 4 адреса памяти активизируются при наличии на шине

1.3 адреса адреса памяти, при наличии разрешающего сигналас выхода первого элемента "ИЛИ" 10, который формируется, если на шине 3.2 управления име9 поступающего с шинного формирователя

У определяющего точку многозначного ветвления программы.

Элемент 18 сравнения предназначен для формирования сигнала совпадения

5 информации, выставленной на шине 1 . 3 адреса, и информации, хранящейся в регистре !7, т.е. для определения точки многозначного ветвления програм-)p мы.

Первый элемент И 19 предназначен для формирования сигнала синхронизации триггера 16 при совпадении сигнала с выхода 8.2 дешифратора 8 адре- 15 сов устройств ввода-вывода и сигнала

"Вывод в устройство вывода" на шине

3.2 управления. Второй элемент И 20 предназначен для формирования сигнала синхронизации регистра 17 при сов- 20 падении сигнала с. выхода 8.3 дешифра" тора 8 адресов .ввода-вывода и сигнала

"Вывод в устройство вывода" на шине

3.2 управления. Третий элемент И 21

> предназначен для формирования сигна- 25 .ла блокировки дешифратора 4 адреса памяти при совпадении сигнала 18.1 с выхода элемента 18 сравнения, сигнала логической единицы с выхода триггера ,16 и сигнала "Прием" с шины 3.2 управ-30 ления . Четвертый элемент И 22 пред назначен для формирования сигнала под ключения внешних логических условий

15.1 к шине данных при совпадении сигнала 21.1 с выхода третьего элемента И и сигнала Чтение памяти с шиII II

35 ны управления.

Рассмотрим работу предлагаемой микропроцессорной системы.

Микропроцессорная система может работать в двух режимах: обычный режим, режим многозначного ветвления программы.

В обычном режиме работы тактовый генератор 2 формирует на своих выходах 2.5 и 2.6 (фиг. 1, 2) тактовые последовательности, которые синхронизируют внутренние процессы в блоке ! управления. Стабильность тактового генератора 2 обеспечивается подключе50 нием к его входам 2.1 и 2.2 кварцевого резонатора. Блок 1 управления генерирует выходные сигналы после сигнала "Сброс", который поступает на вход 2.3-тактового генератора 2 и с

55 . выхода 2.7 тактового генератора 2 на вход 2.7 блока I управления, если на входе 2.8 блока управления 1 установлен сигнал логической "1", поступаю14! 8653!

2 ются либо активный уровень сигнала

"Чтение из памяти", либо активный уровень сигнала "Запись в память" и при отсутствии запрещающего сигнала

21.1.

Сигналы 4.1 и 4.2 поступают на первые входы разрешения блоков постоянной 6 или оперативной 5 памяти.

Второй вход разрешения блока 6 посто- 1п янной памяти активизируется сигналом

"Прием" шины 3 ° 2 управления микропроцессорной системы и, если выбран адрес блока 6 постоянной памяти, идет цикл ".Чтение из памяти", что сопро- 16 вождается сигналом "Прием", то выходы блока 6 постоянной памяти подключаются через шинный формирователь 7 памяти к шине 3.1 данных микропроцессорной системы. При этом шинный формиро- 2ц ватель 7 памяти переводится в режим выдачи информации на шину 3.1 данных по первому входу разрешения сигналом

"Прием" шины 3.2 управления, а по второму входу разрешения — сигналом, с выхода второго элемента ИЛИ 11, который формируется в случае, если идет обращение к блокам оперативной 5 или постоянной 6 памяти, т.е ° .активизируется выход 4;1 или 4.2 дешифратора 4 30 памяти. Чтение блока 5 оперативной памяти происходит аналогично чтению блока 6 постоянной памяти, причем выходы данных блока 5 оперативной памяти и выходы данных блока 6 постоянной Зб памяти соединены по схеме "МОНТАЖНОЕ

ИПИ". Запись в блок 5 оперативной памяти происходит при активизации выхода 4.2 дешифратора 4 адреса памяти и при активизации второго разрешающе- 4р го входа блока 5 оперативной памяти, при этом шинный формирователь 7 памяти по первому разрешающему входу устанавливается в режим ввода с шины

3.1 данных.

Обращение к устройствам ввода-вывода происходит в том случае, когда блок 1 управления выставляет на шине

1,3 адреса адрес устройства ввода-вывода при одновременной активизации яп на шине 3.2 управления сигнала "Ввод из устройства ввод" либо "Вывод в устройство вывода". При этом активизируются первый и второй разрешающие входы дешифратора 8 адресов устройств ввода-вывода сигналом с выхода третьего элемента ИЛИ 12, на первый и второй входы которого поступают сигналы шины управления "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно. Кроме того, активизируются первый вход разрешения одного из шинных формирователей 9 устройства ввода-вывода одним из сигналов с первой группы выходов 8.1 дешифратора * адресов устройств ввода-вывода в за- висимости от номера устройства вводавывода, к которому происходит обращение. Направление передачи данных определяется вторыми разрешающими входами шинных формирователей 9 устройств ввода-вывода, на которые поступит сигнал шины 3,2 управления

"Ввод из устройства ввода". При этом в блоке 1 управления либо вводятся внешние информационные сигналы 9,1 по входам шинных формирователей 9 устройств ввода-вывода, либо выводится информация на внешние информационные выходы 9.2 по выходам шинных формирователей 9 устройств ввода-вывода.

В режиме многозначного ветвления программы микропроцессорная система работает следующим образом.

Вначале, при инициализации микропроцессорной системы производится программная настройка. При этом блок

1 управления обращается к триггеру

16, как к устройству вывода, т.е. выставляет на шине 1.3 адреса его адрес, второй выход 8.2 дешифратора 8 адресов устройств ввода-вывода акти-. визирует первый и второй разрешающие входы первого шинного формирователя

13 и бит информации с шины 3.1 данных микропроцессорной системы поступает на информационный вход триггера 16, который устанавливается ro синхросигналу, поступающему с выхода первого элемента И 19, выход которого активизируется в случае, если идет обращение к триггеру 16 и активизирован сигнал "Вывод в устройство вывода" шины 3.2 управления. Предварительное обнуление триггера 16 производится сигналом сброса 2.2. Затем регистр

I7, как в устройство вывода, выводится информация, определяющая точку многозначного ветвления программы.

При этом второй шинный формирователь

14 по первому и второму разрешающим входам сигналом с третьего выхода 8.3 дешифратора 8 адресов устройств ввода-вывода подключается к шине 3.1 данных врежиме вывода в.устройство вывода,и информационные входы регистра 17 подключаются к шине 3.1 данных

14

13

1418653 микропроцессорной системы. Запись информации в регистр !7 происходит при активизации сигнала на выходе второго элемента И 20, т.е. на вход синхрони- 5 зации регистра 17 поступает сигнал с . случае, если на шине 1.3 адреса устайовлен адрес регистра 17 и активизирован сигнал. "Вывод в устройство вы-вода" шины 3.2 управления, который 10 подключен к второму входу второго

Элемента И 20, первый вход которого йодключен к третьему выходу 8.3 дешифратора 8 адресов устройства вводаВывода, а второй вход подключен к 15 разряду шины 3.2 управления "Вывод в устройство вывода". Предварительное обнуление регистра 17 может производиться сигналом сброса 2.3.

Таким образом, предварительная 20 настройка микропроцессорной системы для режима многозначноro ветвления йрограммы заключается в установке триггера 16, выходной сигнал которого разрешает проведение режима много- 25

Значного ветвления программы и в записи в регистр 17 адреса точки многозначного ветвления программы.

Точку многозначного ветвления программы определяет элемент 18 сравне- 30 ния, выход 18.1 (фиг. 1, 2) активизируется при совпадении адреса, выставленного на шине 1.3 адреса (фиг. 1, 2), и адреса, записанного в регистр 17.

При втом, если режим многозначного ветвления программы разрешен (установлен триггер 16), на шине 3.2 управления.активизирован сигнал "Прием", то активизируется выход 21.1 (фиг. 1, 2) третьего элемента И 21, 40 который отключает дешифратор 4 адреса . йамяти по второму инверсному разрешающему (запрещающему) входу, и шинный формирователь 7 памяти переводится в высокоимпедансное состояние по своим входам-выходам, Выход четвертого элемента, И 22, первый вход которого активизируется сигналом шины

3.2 управления "Чтение памяти", а второй вход активизируется сигналом 50 с выхода 21,1 третьего элемента И 21, переводит третий шинный формирователь

15 по первому и второму разрешающим входам в режим выдачи информации на шину 3.1 данных. Поэтому внешние ло-, гические условия 15,1 поступают на шишину 3.1 данных микропроцессорной системы. Внешние логические условия

15. 1 таким образом воспринимаются блоХМРОКТф7

RAa(ICMl ввод логических условий; сдвиг влево содержимого (Aj; переход на метку Ml если

С = сдвиг влево содержимого (А); переход на метку М2, если

С=1; х =О, х =0;

RAg

ICM2

МО: сдвиг влево содержимого(А) переход на метку МЗ, если

С = 1

t о х = i- x = 0

Ml КАс(ICM3

M2 ... ; х, = 0; х = 1;

М3 --- X-=1 х у . э 0 ю

По времени такая операция многозначной передачи управления занимает

38 тактов работы микропроцессорной системы, причем время передачи управблоком управления как один из байтов команды (второй байт на фиг. 2). Поэтому осуществляется многозначное ветвление программы в зависимости от набора логических условий 15.1 (фиг. 2),т..е. второй байт адреса перехода трехбайткой команды безусловной передачи управления (IMP) определяется самими внешними логическими условиями 15.1, поэтому адрес перехода является многозначным, зависящим непосредственно от внешних логических условий 15.1.

Рассмотрим пример реализации предлагаемой микропроцессорной системы для микропроцессора КР580ИК80А.

Необходимо обеспечить многозначную передачу управления в микропроцессорной системе в зависимости от внешних сигналов логических условий х,, х, в процессе выполнения некоторой подпрограммы P o(А (т.е. обеспечить переход на одну из четырех меток

M0, Ml, M2, Мз).

Используем двухальтернативные команды перехода по переполнению IC.

Порт ввода ф 7. (о + где Т вЂ” общее время передачи управ10 ления;

n — разрядность внешних сигналов логических условий;

t — время ввода внешних сигналов

15 логических условий;

t — суммарное время выполнения

1 команд сдвига и перехода по переполнению;. — количество обращений к под20 программе.

Используем команду РСНЫ. Порт ввода ф 7. Разрядность логических условий 48:

Р А

PUSHH сохранить содержимое Н, L;

INPORT97 ввод логических условий;

MOVH» загрузка регистра Н;

MVIL, ф ; обнуление регистра L;

PCHL ; переход на метки МО+М2;

РОРН ; восстановление Н, И;

МО:

14186 ления увеличивается при увеличении разрядности внешних сигналов логических условий и увеличении количества обращений к подпрограмме Po(A и определяется соотношением.

53 16 ляется временем выполнения команды безусловной передачи управления (IMP).

Причем время настройки для дисциплины реализации многоэначного ветвления программы не входит в общее время выполнения подпрограммы Р А и производится в процессе предварительной иницииализации микропроцессорной систеMbl

NSTR-.MV48 ф ввод в аккумулятор числа

8Ф;

ОБТРОКТф5; вйвод в триггер;

MVI DP ; ввод в аккумулятор числа

РР;

ОУТРОКТФ6; вывод в регистр 17;

Po(A:

IMP

DP ° м У +

Ф Ф

МО:

М1:

М2:

35. М1 .

М2:

° . °

МЗ

°, ° ° 4 ° °

T =k ties

По времени зто занимает 48 тактов работы микропроцессорной системы, припричем общее время передачи управления увеличивается при увеличении количества обращений к подпрограмме и 45 определяется соотношением: где Т вЂ” общее время передачи управления;

- количество обращений к подпрограмме; — время многозначной передачи

1 управления с помощью коман- 5 . ды PCH Ы = 48 тактам.

При использовании предлагаемой микропроцессорной системы время многозначной передачи управления опредеМЗ:

°Здесь DP-адрес второго байта команды IMP. Таким образом, переход.на одну из меток МО : МЗ в процессе выполнения каждого обращения к подпрограмме Р А будет осуществляться эа время выполнения команды безусловного перехода, т.е. за 10 тактов. Вре мя предварительной настройки, осуществляемой при инициировании микропроцессорной системы, не входящее во время выполнения подпрограммы РаА, 34 такта.

Передача управления происходит на метке DP, т.е. в точке программы, когда содержимое программного счетчика или адрес, выставленный аа шине

1.3 адреса (фиг. 1, 2) было равно арресу второго байта команды IMP в подпрограмме Pa(A. В этом случае адрес на шине 1.3 адреса равен адресу,.записанному в регистре 17 (фиг. 1, 2).По сигналу "Прием" шины 3.2 управления

1418653 18 микропроцессорной системы, пятый выход тактового генератора подключен к

ro контроллера соответственно, входывыходы данных системного контроллера являются шиной данных микропроцессорT = k где Т ". общее. время передачи управления, — количество обращений к подпрограмме;

t — время выполнения команды П4Р

3 (равно 10 тактам) . блока оперативной памяти и к второму входу второго элемента ИЛИ, второй вход разрешения блока постоянной па35 мяти и первый вход разрешения шинного формирователя памяти подключены к

Формула изобретения

Микропроцессорная система для программного управления технологическими

It Il процессами, содержащая блок управле- РазрЯДУ шины УпРавлениЯ ПРием, втония, тактовый генератор, системный Рой вход РазРешения шинного формироконтроллер, дешифратор адреса памяти, блок оперативной памяти, блок постоянной памяти, шинный формирователь памяти, дешифратор адреса устройств ввода-вывода, шинные формирователи системы, выхоДы Данных шинного фоРмиввода-вывода, первый, второй и третий элементы ИЛИ, причем первый и второй входы тактового генератора являются входами "Сброс" и "Готовность" микропроцессорной системы, пятый вход тактового генератора подключен к выходу синхронизации блока управления, первый и второй выходы тактового гене- подключены к шине адреса микропроцесратора подключены к первому и второ- сорной системы, вход записи оперативму тактовым входам блока управления, ной памяти подключен к разряду шины

lt t t третий и четвертый выходы тактового управления Запись в память, инфоргенератора подключены к входам мационные входы дешифратора адресов

"Сброс", Готовность" блока управле- . устройств ввода-вывода подключены к ния соответственно, пятый и шестой шине адреса микропроцессорной систевходы блока управления являются вхо- мы, а первый и второй входы разрешедами "Захват" и "Запрос прерывания" ния дешифратора адресов устройств рователя памяти подключены к.входам данных блока оперативной памяти, а входы данных шинного формирователя памяти подключены к выходам данных блока постоянной памяти и блока оперативной памяти, адресные входы блока оперативной и блока. постоянной памяти выход третьего элемента И 21 активизируется (триггер 16 установлен) .и память системы отключается, шинный формирователь 7 памяти переводится в высокоимпедансное состояние, а третий шинный формирователь 15 подключает к шине .3.2 данных сигналы внешних логи ческих условий 15.1. Таким образом,„ на шину 3.2 данных выводятся сигналы

15. 1ф ф ф ффф х„х, которые воспринимаются микропроцессором как второй байт командЫ IMP.

Следовательно, осуществляется пе;реход по адресу пффф фр х,х„,фффффЬФФ т.е ° . на одну из меток МΠ—, M2 в зависимости от текущего значения сигналов внешних логических условий х 1, х о

Таким образом, время многозначной передачи управления в предлагаемой микропроцессорной системе определяется соотношением входу синхронизации системного контроллера, адресные выходы блока управ5 ления являются шиной адреса микропроцессорной системы, входы-выходы данных блока управления и выходы управления подключены к входам-выходам,1 данных и входам управления системноной системы, а выходы управления системного контроллера являются шиной управления микропроцессорной системы; информационные входы дешифратора адреса памяти подключены к шине адреса микропроцессорной системы, а первый вход разрешения дешифратора адреса памяти подключен к выходу первого элемента KIH первый и второй входы которого подключены к разрядам шины управления "Чтение из памяти", "3a25 пись в память" соответственно, пер вый выход дешифратора адреса памяти подключен к первому входу разрешения блока постоянной памяти и первому входу второго элемента ИЛИ, второй

30 выход дешифратора адреса памяти подключен к первому входу разрешения вателя памяти подключен к выходу вто4О рого элемента ИЛИ, входы-выходьl данных шинного формирователя памяти подключены к шине данных микропроцессорной

19 ввода-вывода подключены к выходу третьего элемента HJlH первый и второй входы которого подключены к разрядам . шины управления "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно, первая группа выходов дешифратора адресов устройств ввода. вывода подключена к первым входам разрешения шинных формирователей вводавывода, вторые входы разрешения которых подключены к разряду шины управления "Ввод из устройства ввода", входы шиннь1х формирователей ввода-вывода являются информационными входами 1 микропроцессорной системы, выходы шинных формирователей ввода-вывода являются информационными выходами микропроцессорной системы, а входывыходы шинных формирователей ввода2 вывода подключены к шине данных микропроцессорной системы, о т л и— ч а ю щ а я с я тем, что, с целью повьппения быстродействия, в нее введены первый, второй и третий. шинные формирователи, триггер, регистр, элемент сравнения, первый, второй, третий и четвертый элементы И, причем входы-выходы первого, второго и третьего шинных формирователей подключеЭ ны к шине данных микропроцессорной системы, первый и второй входы разрешения первого шинного формирователя подключены к второму выходу дешифратора адресов устройств ввода-вывода, первый выход первого шинного формирователя подключен к информационному входу триггера, вход синхронизации которого подключен к выходу первого элемента И, а вход сброса — к системному. сбросу, третьему выходу генератора, первый вход первого элемента И подключен к второму выходу, 18653 20 дешифратора адресов устройств вводавывода, а второй вход подключен к разряду шины управления "Вывод в уст ройство вывода", первый и второй входы разрешения второго шинного формирователя подключены к третьему выходу дешифратора адресов устройств ввода-вывода, выходы второго шинного формирователя подключены к информационным входам регистра, вход синхронизации которого подключен к выходу второго элемента И, первый вход которого подключен к третьему выходу де5 шифратора адресов устройств вводавывода, а второй вход которого подключен к разряду шины управления "Вывод в устройство вывода", вход рбну ления регистра подключен к системноО му сбросу - третьему выходу тактового генератора, первая группа входов элемента сравнения подключена к шине адреса микропроцессорной системы а вторая группа входов элемента срав-. нения подключена к выходам регистра, выход элемента сравнения подключен к второму входу третьего элемента И, первый вход кото ого подключен к вы- ходу триггера, а третий вход которор го подключен k разряду шины управления "Прием", выход третьего элемента

И подключен к второму входу четвертого элемента И и к второму входу разрешения дешифратора адреса памяти, первый вход четвертого элемента И

35 подключен к разряду шины управления

"Чтение памяти", а выход четвертого элемента И подключен к первому и второму входам разрешения третьего шинного формирователя, входы которого подключены к внешним сигналам логичес ких условий.

1418653

2.У фиеи

15.1

Составитель Ю. Бельских

Техред А.Кравчук. Корректор В. Бутяга

Редактор Н. Гунько

Тираж 866 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4151/43

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4