Полупроводниковое запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к области запоминающих устройств, и может быть использовано при построении микроЭВМ, имеющих в своем составе оперативное и постоянное запоминающее устройство. Цель изобретения - упрощение устройства. Устройство содержит матричный накопитель, состоящий из элементов оперативной памяти и элементов постоянной памяти, каждый из которых выполнен на одном переключающем транзисторе. Программирование элемента постоянной памяти осуществляется либо размыканием заранее установленной (на стадии изготовления устройства) проводящей перемычки, соединяющей сток и исток соответствующего транзистора, либо установкой этой перемычки (в процессе программирования ). Наличие указанной перемычки соответствует, например, записи единицы. 1 ил. и ьо 00 00 ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

<> 4 G 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3720856/24-24 (22) 04.04.84 (46) 15.06.86. Бюл. № 22 (72) Б. В. Барашенков и Г. В. Павлова (53) 681.327.6 (088.8) (56) Горн Л. С., Хазанов Б. И. Элементы микромощных цифровых устройств. М.:

Атомиздат, 1980, с. ЗЗ вЂ” 37.

Авторское свидетельство СССР № 1142861, кл. G 11 С 11/40, 1983. (54) ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к области запоминающих устройств, и может быть использовано при построении микроЭВМ, имеющих,„Я0„„1238157 А1 в своем составе оперативное и постоянное запоминающее устройство. Цель изобретения — упрощение устройства. Устройство содержит матричный накопитель, состоящий из элементов оперативной памяти и элементов постоянной памяти, каждый из которых выполнен на одном переключающем транзисторе. Программирование элемента постоянной памяти осуществляется либо размыканием заранее установленной (на стадии изготовления устройства) проводящей перемычки, соединяющей сток и исток соответствующего транзистора, либо установкой этой перемычки (в процессе программирования). Наличие указанной перемычки соответствует, например, записи единицы.

1 ил.

1238157

Изобретение относится к вычислительной технике, в частности к области запоминающих устройств, и может быть исполь, зовано при построении микроЭВМ, имеющих в своем составе оперативное и постоянное запоминающие устройства.

Цель изобретения — упрощение устройства.

На чертеже изображена структурная схема полупроводникового запоминающего устройства.

Устройство содержит матричный наконитель 1, содержащий элементы 2 оперативной памяти, состоящие из триггеров 3, первых 4 и вторых 5 переключающих транзисторов, и элементы постоянной памяти, выполненные на переключаюших транзисторах 6, формирователя 7 записи, дешифраторы строк 8 и столбцов 9, блоки 10 местного управления, состоящие из ключевых транзисторов 11 — 14, и ключи 15.

На чертеже показаны также адресные входы 16 и 17, информационный вход 18, информационный выход 19, управляюший вход 20 устройства. Триггер 3 состоит из первого 21 и второго 22 нагрузочных транзисторов и первого 23 и второго 24 управляющих транзисторов.

Устройство работает в четырех режимах: запись, считывание оперативной информации, считывание постоянной информации, хранение информации.

Оперативная информация хранится в триггере 3 элемента 2. Хранение оперативной информации обеспечивается устойчивостью состояния триггера 3 при поступлении на него напряжения питания. Постоянная информация определяется транзистором

6. Программирование достигается, например, размыканием заранее предусмотренных проводящих перемычек, соединяющих сток и исток этого транзистора (или их установкой), Занесение в элемент постоянной памяти единицы (нуля) информации соответствует наличию (отсутствию) проводящих перемычек между стоком и истоком транзистора 6. Оперативная и постоянная информация хранится в накопителе 1 независимо друг от друга. При обращении к оперативной информации на управляюший вход устройства 20 подается сигнал «1», а при обращении к постоянной информации — сигнал «О».

В режиме записи оперативной информации на информационный вход 18 и адресные входы 16 и 17 подается код числа и код адреса элемента 2, в который она должна быть записана.

Код адреса поступает в дешифраторы 8 и 9, происходит выборка строки и выборка столбца накопителя 1, при этом транзисторы 4 и 5 открыты сигналом «1» на затворах, так как открыт транзистор 6 сигналом 1 на управляющем входе 20. В зависимости от парафазного сигнала на выходе формирователя 7 на прямой и инверсной

Формула изобретения

Полупроводниковое запоминающее устройство, содержащее дешифратор строк, дешифратор столбцов, формирователи записи, ключи, блоки местного управления и матричный накопитель, содержащий элемен40 ты оперативной памяти, каждый из которых состоит из триггера и переключающих транзисторов, и элементы постоянной памяти, каждый из которых выполнен на переключающем транзисторе, причем стоки первого и второго переключающих транзисто45 ров элементов оперативной памяти каждого столбца соединены с одними из входов соответствующего блока местного управления и с выходами соответствующего формирователя записи, информационные входы формирователей записи являются информацион50 ным входом устройства, а управляюшие входы соединены с выходами дешифратора столбцов, входы которого являются одними из адресных входов устройства, другими адресными входами которого являются входы дешифратора строк, затворы переклю55 чающих транзисторов элементов постояннои памяти и другие входы блоков местного управления являются управляющим входом устройства, выход каждого блока местного

1О

25 зо шинах выбранного столбца устанавливаются соответствующие логические сигналы.

Триггер 3 элемента 2 принимает состояние, соответствующее значению информации на информационном входе 18.

В режиме считывания оперативной информации состояние шин столбцов определяется состоянием выбранного элемента 2; когда открыты транзисторы 4 и 5 и транзистор 6. Транзистор 13 блока 10 открыт сигналом на входе 20. Информация с выхода блока 10 через ключ 15 выбранного столбца поступает на информационный выход 19 устройства.

В режиме считывания постоянной информации транзистор 6 закрыт сигналом

«О» на управляющем входе 20. Состояние прямой и инверсной шин выбранного столбца и соответственно сигналов на затворах транзисторов 12 и 14 блока 10 определяется отсутствием или наличием перемычек (перемычки не показаны). При наличии перемычек на шинах столбца в момент выборки устанавливается парафазная информация, при отсутствии перемычек состояние шин столбцов и сигналы на затворах транзисторов 12 и 14 определяются равными потенциалами, определяемыми формирователями 7, транзистор 13 закрыт сигналом

«О» на входе 20. При парафазной информации на затворах транзисторов 12 и 14 блока 10 на его выходе образуется сигнал

«1», а при равных (высоких) потенциалах — сигнал «О», который через ключ 15 выбранного столбца поступает на информационный выход 19.

1238157

Составитель В. Рудаков

Редактор А. Гулько Техред И. Верес Корректор Е. Рошко

Заказ 3299/54 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», r. Ужгород, ул. Проектная, 4

3 управления соединен с одним из входов соответствующего ключа, другой вход которого и управляющий вход соответствующего формирователя записи подключены к соответствующим выходам дешифратора столбцов, выходы всех ключей являются информационным выходом устройства, отличающееся тем, что, с целью упрощения устройства, в нем истоки первого и второго переключающих транзисторов каждого элемента оперативной памяти соединены с прямым и инверсным выходами соответствующего триггера, затворы подключены к стоку переклю5 чающего элемента постоянной памяти, исток которого связан с соответствующим выходом дешифратора строк.