Полупроводниковое запоминающее устройство с произвольной выборкой
Изобретение относится к области электроники, в частности к вычисли .тельной технике, и предназначено для применения в интегральных цифро вых схемах. Целью изобретения является увеличение быстродействия за счет уменьшения временных интервалов запись-считывание и считьшание-считывание и снижение потребляемой мощности при обращении. Достигается это путем введения блока фиксации считываемого сигнала и стробируемых регистров .
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН (19) (11) (51)4 G 11 С ll/40
/ У
ОПИСАНИЕ HSQEP Н АВТОРСКОМУ СВИДЕТЕЛЬСТБУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ C: (21) 3741034/24-24 (22) 20 ° 03,84 (46) 28.02,.86. Бюл. ¹ 8 (72) А. В. Зеленцов, А.. А. Красильников, А. Л, Панкратов и В. В. Трушин (53) 681.327,6(088.8) (56) Патент США ¹ 3609712, кл. G ll С .11/40, 1980, Патент США ¹ 4162540, кл. G 11 С 11/40, 1983., (54) ПОЛУПРОВОДНИКОВОЕ ЗАПОИИНА1ОЩЕЕ УСТРОЙСТВО С ПРОИЗВОЛЬНОЙ. ВЫБОРКОЙ (57) Изобретение относится к области электроники, в частности к вычислительной технике, и предназначено для применения в интегральных цифровых схемах. Целью изобретения является увеличение быстродействия за счет уменьшения временных интервалов запись-считывание и считывание-считывание и снижение потребляемой мощности при обращении. Достигается это путем введения блока фиксации считываемого сигнала и стробируемых регистров. 1215135. Изобретение относится к электронике, в частности к вычислительной технике, и предназначено для применения в интегральных цифровых схемах. Цель изобретения - повышение быстродействия устройства при обращении за счет уменьшения временных интервалов запись-считывание и считывание-считывание и снижения потребляемой мощности. На чертеже изображена блок-схемой предлагаемого устройства, Схема содержит матричный накопитель 1, блок предзаряда разрядных шин 2, адресный блок выборки строк 3, состоящий из стробируемого формирователя 4, дешифратора строк 5, регистра адреса строки 6, адресный блок выборки столбца 7, включающий в себя стробируемый формирователь 8, дешифратор столбцов 9, регистр адреса столбца 10, блок коммутации столбцов 11, усилитель считывания, запоминающий считываемую информацию из накопителя в течение времени вращения к схеме 12, формирователь входного сигнала 13, блок фиксации ° считьгнаемого сигнала 14, блок управления 15. Устройство работает следующим образом, При уровне сигнала ВК, соответствующем неныбранному состоянию схемы (режим хранения), произнодится предварительный заряд разрядных шин накопителя. При этом принимается адресный код, установленный на внешних входах регистрами 6 и 10, Изменение уровня на входе ВК переводит схему н режим записи и считывания в зависимости от уровня сигнала на входе "Запись — считывание" Поскольку в современных схемах оперативных ЗУПВ на МОП-транзисторах цикл считывания превышает цикл sanucu, основноевнимание в изобретении направлено на уменьшение длительности цикла считывания, В режиме счичывания сигнал с выхода блока управления 15 подается на вход блока фиксации 14 и усилитель считывания 12, переводя последний н рабочее. состояние. Сигнал с выхода блока фиксации 14 переводит регистры 6 и 10 в режим хранения принятого кода адреса и стробирует формирователи 4 и 8, ко30 риод восстановления схемой исходного состояния должна быть достаточной только для выключения усилителя считывания, Из указанного выше следует, что схема обеспечивает асинхронный режим работы, т,е. совмещение по времени периодов считывания информации, предварительной зарядки ад40 ресньгс и разрядных шин, прием нового адреса, что сокращает цикл обращения к ЗУПВ. 5 25 торые выбирают соответствующую строку и столбец накопителя, Сигнал выбранной ЯП через блок коммутации столбцов 11 поступает на вход усилителя считывания 12, При изменении уровня на любом из выходов усилителя 12 происходит запоминание считанной информации и изменяется логический уровень на выходе блока фиксации 14, что прекращает обращение к накопителю 1, так как выключаются формирователи 4 и 8 и открываются регистры 6 и 10 для приема нового адреса, одновременно блок предварительного заряда разрядных шин 2 начинает восстанавливать исходные потенциалы на разрядных шинах накопителя, Информация хранится в усилителе считывания 12 до установления уровня ВК, соотнстстнующего невыбранному состоянию схемы ЗУПВ. Поскольку прием нового кода адреса в блоки приема и хранения инфор- . мации и. восстановление потенциалов на адресных шинах строк и разрядных шинах матричногонакопителя практически заканчивается в период считывания информации с выхода схемы„ то минимальная длительность уровня ВК в пеКроме того, в ОЗУ большой емкости время считывания информации сильно зависит от места положения ЯП в накопителе. Выигрыш в быстродействии при использовании предложенной схемы в системе памяти 3ВМ может составлять до 507.; уровни на разрядных шинах матричного накопителя 1 при вывыборке ЯП изменяются сравнительно медленно иэ-за малых размеров транзисторов ЯП и значительной емкости разрядных шин накопителя, в то же время усилитель считывания 6, реагируя на незначительное изменение уровня на разрядных шинах, обеспечивает бьгстрое срабатывание схемы фиксации! ?15!35 8 и выклн..челне Формирователей дешифраторов 5 и столбцов 9, выбирающих ячейку памяти. Разрядные шины накопителя при этом не успевают полностью перезарядиться, благодаря чему уменьшается потребляемая мощность при обращении, сокращается время предзарядки шин накопителя; хранение информации усилителем после считывания ее из ячейки памяти и прекращение обращения к накопителю, а также запоминание кода адреса в блоках приема и хранения информации при обращении к схеме повышает помехоустойчивость, особенно при применении схемы в больших системах оперативных ЗУПВ. Фо р мул а и з о б р е т е н и я Полупроводниковое запоминающее устройство с произвольной выборкой 1 содержащее матричный накопитель, блок предзаряда разрядных шин, выходы которого соединены с разрядными шинами матричного накопителя, адресный блок выборки строки, состоящий из стробируемого формирователя, выход которого подключен к адресной шине матричного накопителя, дешифратора строк, выходы которого соединены с входами стробируемого формирователя, регистра адреса строки, выходы которого соединены с входами дешифратора строк, а входы являются адресными входами устройства, адресный блок выборки столбца, состоящий из стробируемого формирователя, выходы которого подключены к входам блока коммутации столбцов, дешифратора столбцов, выходы которого соединены с входами стробируемого формирователя, регистра адреса столбца, выходы которого соединены с входами дешифратора столбцов, а входы являются адресными входами устройства, причем выходы блока коммутации столбцов соединены с разрядными шинами матричного накопителя, усилитель считывания, входы 1б которого соединены с выходами блока коммутации столбцов и блока управления, формирователь входного сигнала, выход которого соединен с входом блока коммутации столбцов, один вход является информационным входом устройства, причем один вход блока управления является входом "Сигнал выборки кристалла", другой — входом Запись-считывание", а выход соединен с входом формирователя входного сигнала и входом усилителя считывания, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства эа счет уменьшения временных интервалов запись — считывание и считывание — считывание и снижения потребляемой мощности при обращении оно содержит блок фиксации считываемого сигнала, парафазные входы которого соединены с выходами усилителя считывания, стробируемый вход соединен с выходом блока управления, а выход соединен с входами стробируемых формирователей адресных блоков выбор35 ки строки и столбца и со стробируемыми входами регистров адреса строк и столбплв, выходы которых соединены с входами дешифраторов строк и столбцов, 1215135 Составитель В. Гордонова Редактор М, Дылын Техред П.Микеш Корректор Г, Решетник Заказ 910/58 Тираж 544 Подписчое В11ИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д. 4/5 Филиал 11ИП "Патe»ò", r, Ужгород, ул, Проектная, 
