Делительное устройство

 

Изобретение относится к области вычислительной техники. Целью изобретения явлйется повышение быстродействия за счет уменьшения количества тактов в процессе вычисления частного. Делительное ус тройство работает в системе счисления с любым натуральным основа-нием Р 2. -В каждом такте определяется одна Р-ная цифра частного. Для этого одновременно вычисляются Р-2 кратных, делителю и Р-1 сумм этих кратных, а также самого делителя, являющихся отрицательными и выраженных в дополнительных кодах, с положительным значением предыдущего остатка, выраженного в виде двух чисел. Результатом вьгчисления сумм являются остатки в виде двух чисел. По знакам этих остатков определяется очередная цифра частного и очередной остаток в виде двух чисел. Процесс повторяется до получения всех цифр частного. Делимое , делитель и частное представлены в прямых кодах. 5 ил., 5 табл. с (О ts: 00 со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1,.SUÄÄ 1239711 цп 4 G F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ. И ОТКРЫТИЙ (21) 3739569/24-24 (22) 07.05.84 (46) 23,06.86. Бюл. № 23

172) А.Ю. Глазачев (53) 681.325(088.8) (56) Авторское свидетельство СССР № 590738, кл, G 06 F 7/52, 1976.

Авторское свидетельство СССР

¹ 598075, кл. G 06 F 7/52, 1976. (54) ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники. Целью изобретения является повышение быстродействия за

У счет уменьшения количества тактов в процессе вычисления частного, Дели-тельное устройство работает в системе счисления с любым натуральным основанием Р>2. -В каждом такте определяется одна P-ная цифра частного. Для этого одновременно вычисляются P-2 кратных делителю и Р-1 сумм этих кратных, а также самого делителя, являющихся отрицательными и выраженных в дополнительных кодах, с положительным значением предыдущего остатка, выраженного в виде двух чисел, Результатом .вычисления сумм являются остатки в виде двух чисел. По знакам этих остатков определяется очередная цифра частного и очередной остаток в виде .двух чисел. Процесс повторяется до получения всех цифр частного, Делимое, делитель и частное представлены в прямых кодах. 5 ил., 5 табл, 1239711

Изобретение относится к области вычислительной техники и предназначено для деления чисел, представленных в системах счисления с основанием

Р>2, Цель изобретения — повышение быстродействия, На фиг.l изображена функциональная схема делительного устройства; на фиг. 2 — функциональная схема пре-. образователя прямого кода в обратный; на фиг.3 - функциональная схема одноразрядного сумматора Р-ных чисел; на фиг.4 — функциональная .схема умножения одноразрядного двоично-десятичного числа на девять; на фиг,5 — функциональная схема .одного разряда ком- мутатора ° .

Устройство содержит регистр 1 делителя, регистр 2 делимого, регистр

3 остатка, регистр 4 частного, преобразователь 5 прямого кода в обраФ- ный, блоки 6 формирования кратных, блоки 7 суммирования, блок 8 формиро-. вания опережающих переносов, коммута тор 10, узел 11 определения знака частного, Преобразователь 5 содержит в каждом P-ном разряде двоичный сумматор 12 разрядности 1 log> P(., соединенный с входами 13 и !4 делителя и кода основания и имеющий выходы 15.

Блок 6 содержит дешифратор 16,(Р-2) узлов 17 умножения на 2, 3. ..,(Р-1) соответственно и, имеет входы 18, выходы 19 поразрядных сумм, выходы

20 переносов, Каждый узел 17 содержит элементы ИЛИ 21 и 22 и имеет выходы 19, 20 и входы 23, которые сое-, динены с соответствующими выходами дешифратора 16. Блок 7 содержит (Р-1) одноразрядных сумматоров 24 для суммирования нескольких чисел по осно-ванию Р, кажцый из которых содержит двоичный сумматор 25 нескольких чисел разрядности ) log РГ р двоичные сум маторы 26 разрядности j 1оя Рt, узел

27 образования десятичных переносов, коммутатор 28, шифратор 29 десятичных переносов и имеет входы 30 и 31 (входы 31 соединены с входами значений поправок), выходы 32 поразрядных сумм, выходы 33 переносов. Блок

8 содержит (Р-1) узлов 34 формирования подготовительных функций и (Р-1) узлов 35 формирования опережающих переносов, Каждый узел 34 имеет входы

36 поразрядных сумм, входы 37 переносов, выхопы 38 переносов подгото5

15 вительной функции (D) переносов, выходы 39 разрешения подготовительной функции (R) разрешения, которые являются соответствующими входами узлов

35, Узлы 35 имеют выходы 40, которые являются выходами блока 8. Коммутатор 9 содержит в каждом разряде многовходовой элемент И-ИЛИ 41 и многовходовой элемент И-ИЛИ 42, имеет информационные:входы 43, входы 44 управления, выходы 45 и 46 . Регистр

2 имеет первую группу входов 45 и вторую группу входов 47 ° Узел 11 имеет входы 48 знака делимого, 49 знака делителя и выход 50 знака частного.

Устройство работает следующим образом.

Делимое (У), делитель (Х) и частной (!!!) представлены прямыми кодами в системе счисления с основанием

Р>2, Делимое в пределах 04!У.! 1, делитель нормалиэован 1/Р

2 в прямом коде. Значения прямого кода делителя подаются на входы 13 преобразователя 5, в котором для каждого разряда определяется дополнение до старшей цифры используемой системы счисления P-1 (обратный код) по формуле Х()„= Х„+ Р. Полученные дополнения записываются в регистр 1 делителя. Знаки делимого и делителя по входам 48 и 49 записываются в узел 11 (реализующий функцию суммы по. модулю два).

Работа устройства рассматривается для двоично"десятичной системы счис-о ления, Р = 10. Пусть делимое

У + 0,73892, делитель Х = -0,54031 в прямых кодах. Полученные дополнения разрядов делителя с выходов рез 12397 гистра 1 подаются на соответствующие, входы 18 блоков 6. Каждому P. — íîìó разряду соответствует свой блок 6. В каждом блоке 6 образуются значения

2Х (11)„ЗХ (),",,..., 9Х (g );, преобразованных разрядов делителя, которые подаются на выходы 19 и 20, На всех выходах 19 и 20 блоков 6 в совокупности образуются кратные делителя в виде двух чисел, Дополнительные единицы младшего разряда, образующиеся от недостатка единицы младшего разряда в обратном коде регистра 1, добавляются при суммировании в младший блок

7, В блокЬ 6 на одном из выходов 23 дешифратора 16 образуется сигнал, соответствующий коду двоично-десятичной цифры входов 18, Умножение на

2, 3, ...9 в блоке 6 производится в узлах 17 (2), 17 (3), ..., 17 (9) в соответствии с табл.l.. Каждый узел 17 имеет в своем составе элементы ИЛИ 21 и 22 для образования поразрядных сумм и переносов на выходах 19 и 20. Соединения входов этих элементов ИЛИ 21 25 и 22 с выходами 23 дешифратора 16 . определяют умножение на соответствующую цифру 2, 3. ° .,, 9, для чего сигналы вьгходов 23 (=1, =2, =3,..., =9 ):. дешифратора 16 соединены в каждом из з узлов 17 с входами элементов ИЛИ 21 и 22 соответствующим данному узлу образом, На фиг.4 представлена схема узла 17 (9) одноразрядного умножения на девять, Полученные на выходах 19 и 20

35 блоков 6 кратные (без соответствующего количества единиц младшего разряда ) подаются на входы 30 сумматоров 24 блоков 7 таким образом чтобы знаЭ 40 чения поразрядных сумм выходов 19 подавались на входы соответствующего по номеру кратного сумматора 24 данного разряда, а значения переносов выходов 20 на входы соответствующего по 4 номеру кратного сумматора 24 следующего более старшего разряда, На два других входа каждого сумматора 24 из регистров 2 и 3 подаются соответствующие предыдущие P-ные разряды двух чисел предыдущего остатка. На входы переносов сумматора 24 блока 7 младшего разряда подайтся коды, отра. жающие значения дополнительных единиц, 1 на сумматор 24 (1), 2 на сумматор 24 (2), ..., 9 на сумматор 24(9).

Образование преобразованных кратных можно описать табл.2. Коды дополнительных единиц младшего разряда в табл,2 подчеркнуты, Таким образом, на выходах 32 и 33 блоков 7 одновременно образуются девять остатков в виде двух чисел от суммирования предыдущего остатка с соответствующими девятью преобразованными кратньгми, На выходах 33 и 32 сумматора 24 одного разряда может возникнуть сумма, не превышающая значения 9 х 4 = 36. Схема сумматора 24 показана на фиг.3, -На двоичном сумматоре 25 нескольких чисел определяется двоичная сумма двоично-десятичных чисел одного разряда входов 30, По значению этой суммы на выходах узла 27 образуются сигналы ПО, Пl, П2, ПЗ, отражающие двоично десятичпые переносы ° Сигналы с выходов узла 27 подаются на управляющие входы коммутатора 28 и на входы шифратора 29 десятичных переносов; ° .

На выходах сумматоров 26 образуются скорректированные значения двоичнодесятичных поразрядньгх сумм от значения ческорректированной поразрядной суммы с выходов сумматора 25 и значения соответствующей поправки шин 31. На выходах 33 и 32 образуются соответственно переносы и поразрядная сумма двоично-десятичного вида от нескольких чисел входов 30. Процесс суммирования и введения поправок описывается в табл ° 3.

Сигналы двоично-десятичных переносов ПО, Пl, П?, ПЗ на выходах узла 27 определяются также согласно табл,З по выражениям

ПО = A2 Al (Б4 + Б4 БЗ Б2)

Пl = А2 Аl Б4 (БЗ + Б2 + A2A1 Б4БЗ)

П2 = А2 А1 (Б4 БЗ + Б4 БЗ +

+ Б4 БЗ Б2)

ПЗ = А2 Al Б4 БЗ Б2 + А2 Al, С выходов 32 и 33 блоков 7 девять остатков в виде двух чисел, поразрядных сумм, С) и переносов (Е) подаются на соответствующие входы 36 и 37 соответствующих по номеру кратного узлов 34 блока 8. В каждом узле.34 для каждого двоично-десятичного разряда определяются подготовительные функции переноса (0) и разрешения (R), Так как значения Е и С на выходах 33 и 32 одного сумматора 24 не превышают числа 36, то в одном разряде лю123971!

Ш4 = е8 е9 + е9.

4 g 2

1 0 О 1

В коммутаторе 9 происходит выбор соответствующих значений поразрядных сумм Cl,... С9, переносов Е1.

Е9, предыдущего остатка ВО в качестве очередного остатка и, в зависимости от значений, опережающих переносов еl,...,е9 выходов 40 узлов

35(1),...,35(9). Очередной остаток положителен в виде двух чисел, Первое число выбирается на элементах

И-ИЛИ 41, второе на элементах И-ИЛИ

42 (фиг.5) .

Затем бба числа подаются на входы регистров 2 и 3 делимого и остатка, с выходов которых в следующем такте со сдвигом на один двоично-десятичный разряд влево они подаются на соответствующие входы сумматоров

24, Первое число В(С) на выходах 45 согласно с табл,4 образуется в ком-, мутаторе 9 по формуле

В(С) =H0el +Cl е! е? +

+ С2 е2 е3 + СЗ е3 e4 + С4 е4 е5+

E(i + 1) Шl = el е2 + е3 е4 + e5 еб + 5S

+ е7 e5 + e9 бого остатка в максимальном случае могут быть числа 9 и 3 соответственно для C(i) и E(i + 1).

Номера двоичных разрядов функция переноса D oáðàçóåòñÿ из !

0 условия C(i) + E(i + 1) 7 9.,Цпя рассматриваемого случая это условие выполняется при числах 9 + 3, 9 + 2, 9 + 1, 8 + 3, 8 + 2, 7 + 3, чему со15 ответствует выражение функции D

D=C4 Е2+С4 С1 Еl+СЗ С2 Cl Е2 El, которое выполняеФся по выходам 38 узлов 34, Функция разрешения может быть образована по каждому из двух условий C(i) + E(i + 1) = 9 и

С (i) + Е (i + 4 ) э 8, либо совместно по обеим, Для этого должньг учитывать ся комбинации чисел 9 + О, 8 + 1, 7 + 2, 6 + 3 и 9 + 3, 9 + 2, 9 + 1, 8 + 3, 8 + 2, 7 + 3, Отсюда функции

25 разрешения R соответствует следующее выражение

R .=С4 El + С4 С! + СЗ С2 Е2 El +

:+ СЗ С2 С! Е2, ЗО которое выполняется по выходам 39 узлов 34, Значения функций D u R с выходов 38 и 39 подаются на входы соответствующих узлов 35, где в каждом узле 35 (1), 35 (2)..., 35 (9) со- З5 ответственно для каждого остатка оп" ределяется опережающий перенос (е) согласно с выражением е = Dl +

+ D2 Rl + D3 Rl R2 + ..., значение которого поступает на выход 40 дан- 4О ного узла 35, С выходов 40 узлов 35 опережающие переносы подаются на входы шифратора 10 и на соответствующие входы 44 коммутации коммутатора

9, В зависимости от значений опере- 45 жающих переносов (е ) на выходах 40 можно определить очереднук цифру частного согласно табл,4. Опережающий перенос (е ) равен единице, если соответствующий остаток положителен. Зна- 5О чения разрядов цифр частного на выхоцах шифратора 10 также определяются иэ табл.4, Ш2 = е2 е3 + еЗ e4+ еб е7 +е7 е8

ШЗ = е4 e5 + e5 еб + еб е7 +

+ е7 е8

+ C5 е5 еб + Сб еб е7 + С7 е7 е8 +

+ С8 е8 е9 + С9 е9, + С9 е9.

Второе число В(Е) на выходах 46 образуется аналогично, но вместо значения С подставляются значения Е °

Во всех остальных тактах производятся аналогичные операции, Частное записывается в регистр 4 с выхода шифратора 10 ° Пример деления показан в табл.5, где представлены только процессы суммирования, в результате которых получаются правильные очередные остатки, Знаковым разрядом остатка является его старший разряд, Сдвиг остатка при подаче из регистров 2 и

3 на блоки 7 происходит смещением кратных и очередных остатков в процессе деления вправо на один разряд, эа такт (табл,5), Частное от деления Ш = -1, 3675, порядок корректируется.

Формула и э о б р е т е и и я

Делительное устройство, содержащее регистры делителя, делимого, частного н

"остатка, узел определения знака частВыходы узлов 17

Дешифратор 16

Узел 17 (3) (19

Узел 1? (2) Выхо- Входы 18 ды 23

20 19

20 19

0000 0000

0000 1001

0001 1 000

00100111

0000

000

000

=0 0000 0

10001.0 — 2 0010 0

001 1

000

001

0 I 1 0

000

011

1 001

000 — 300110

12397 ного, входы которого являются входами знаков делимого и делителя устройства, а выход соединен с выходом знака частного устройства, о т л и ч а ю щ е е с я тем, что, с целью п6ньппения быстродействия, в него введены преобразователь прямого кода в обратный, блоки суммирования, каждый из которых содержит (P-1) одноразрядных P-ных сумматоров, и блоки 10 формирования кратных, блок формирования опережающих переносов, содер.жащий (Р-1) узлов формирования подготовительных функций и (Р-1) узлов формирования опережающих переносов, 15 коммутатор, причем входы делителя устройства подключены к информационным входам преобразователя прямого кода в обратный, управляющие нходы которого подключены к входам кода ос- 20 нования устройства, а выходы подключены к входам регистра делителя, выходы разрядов регистра делителя соединены с входами соответствующих блоков формирования кратных и с пер- 25 ными группами входов одноразрядных

P-ных сумматоров блоков суммирования, выходы поразрядных сумм блоков формирования кратных соединены с первыми группами входов одноразрядных P-ных сумматоров с второго по (P-)) -й соответствующих блоков суммирования, выходы переносов блоков формирования кратных соединены с вторыми группами входов одноразрядных P-ных суммато35 рон с второго по (P-1)-й следующих блоков суммирования, третьи и четвертые группы входов одноразрядных Р-ных сумматоров с второго по (P-1)-й и вторые и третьи группы входов первых одноразрядных P-ных блоков суммирования соединены с выходамы предыдущих

1! 8 разрядон регистров делимого и остатка соответственно, выходы поразрядных сумм одноразрядных P-ных сумматоров всех блоков суммирования соединены с входами поразрядных сумм соответствующих узлов формирования подготовительных функций, выходы переносов одноразрядных P-ных сумматорон всех блоков суммирования соединены с входами переносов соответствующих узлов формирования подготовительных функций, выходы переносов узлов формирования подготовительных функций соединены с входами первой группы соответствующих узлов формирования опережающих переносов, выходы разрешения узлов формирования подготовительных функций соединены с входами второй группы узлов формирования опережающих переносов> вьгходы узлов формирования опережающих переносон сое-.динены с входами шифратора и с входами управления коммутатора, выходы шифратора соединены с входами регистра частного, входы первой группы информационных входов коммутатора соединены с выходами поразрядных сумм одноразрядных Р-ных сумматоров и с выходами регистра делителя, входы второй группы информационных нходон коммутатора соединены с выходами переносон одноразрядных P-ных сумматоров и с выходами регистра остатка, выходы первой и второй групп комму.татора соединены с входами регистров делителя и остатка, в каждом блоке суммирования четвертая группа входов первого одноразрядного P íîãî сумма-.ора и пятые группы входов одноразрядных P. — íûõ сумматоров с второго по (Р-1)-й соединены с входами значений поправок устройства. Таблица!.

123971!

Выходы узлов l7

Узел 7 (2) Узел 17 (9) Входы 18

Вь оды 23

Узел 17 (3) 20 19

20 19

20 l9

0010010

l 00

000

О О

0101

001 1 000

010. 000 I

0100100

001

010

О 1 1

1 О О

010011!

Представление кратного

Кратное

Дополнительный Значение код кратного кратного, J

99.45969

00.54031

2Х() 19

98. 91938

01 .08062

9X(o) . l9

04.86279

95.13721

Двоичная сумма 25

Поправка 31

Десятичный перенос

29 (27) Перенос г

Поразрядная сумма Б

1 ) О О

0000

О

О О

0 (О) (ПО) О

О

Дешифратор 16

501011

6 О 1 1 О I

7 О 1 1 1 1

81000 1

91001.1

99.45968

00 00001

88.80826

10 11112

11.65142

83 48579

Продолжение табл.) 00110110

0)00 0J0J

01010100

01110011

10000001

Таблица 2

Т а б л и ц а 3

12397)) Пводолжение табл.З

Лвончная сумма 25

Десятичныи Поправка 31 перенос

29 (27) Пере но A

Поразрядная сумма Б

4 3 2 1

010110.10, >

О (П) ) (-10) 1 5 1

0

16 0

° ° °

19

1 0

1 100

О

20 (-20) (П2) 0

001 0

1 1 (-30) (ПЗ) 0

0.0

36

Таблица 4 фра частного (Ш)

Опережающий перенос (е) 40

Остаток е) е2 е3 е4 е5 е6 е7 е8 е9

4 3 2 ), 45 46

0 0 0 0 О. ВО ВО

О 1 Cl Е!

1 0 0

1 1 0 0 0 0 0 0 0 2 0 0 I 0 С2 Е2

3 - 0 0

1 1 1 I 0 0 0 0 0 4 0 1

0 0 0 0 0 0 0 0 0 ! 0 О 0 0 0 0 0 0

I 1 1 0 0 0 0 0 0

1 1 С3 Е3

0 0 С4 Е4

1239?11

Продолжение табл.4

Опережающий перенос (е! 40

Остаток еб е7 е8 е9 е4 е5

el е2 е3

45 46

4 3 2 1

) 1 1 1 1 0 0 6 0 5 0 1 0 1 С5 Е5

1 I I 1 1 1 0 0 0 6 0 I 1 0 Сб Еб

l 1 1 1 1 1 1 . 0 0 7 0 . 1 1 1 С7 Е7

1 1 1 I I 1 1 1 0 8 „1 0 .0 0 С8 Е8

I 1. 1 l 1 1 1 9 1 0 0 1 С9 Е9

1 ) Таблица 5

У 2 0 0,7 3 8 9 2

Такт

UJ() 0) е 1 е2- (10) 24 (1) 7

CIE) остаток 1 ) 7 7 2 5 ? 8 4

iz(s!

3Х (у), 2 1 1 2 1 2 3

Такт 2

9 9 2 5 4 1 7

45 е3е4 (10) 24 (3) 7

0 l 1 1 1 0

СЗЕЗ остаток 2 3!

7(б) 5Х (а), У

Такт 3

5 2 3 5 3 4 6

9 9 3 0 8 7 4

45 ебе7 (10) 24 (6) 7

СбЕб остаток 3 б

0 1 1 0 1

1 9 9 4 5 9 6 8

0 0 0 0 0 ) 9 9 1 8 7 5 1, 0 1 0 1 1 1 ифра частного (Ш)

16

12397!!

Продолжение табл.5

6 2 36 4 5 7 Такт 4 е7е8 (10) 45

С7Е7 остаток 4 7

4 22 4 3 4 5 Такт 5

С5Е5 остаток 5 5

7Х(), 17(7) 24 (7) (7) 5X(g) 17(5 }

24 (5) 7

3 3 8 5 3 2 6

9 9 l О 5 1 3

О 1 2 1 1 1

5505500.

9 О 3 5 О 7 5

1 О 1 1 О О е5е6 (10) !

2397! 1

1239711

Составитель В. Березкин

Техред Л.Олейник Корректор О, Луговая

Редактор Е, Папп

Заказ 3397/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г ° Ужгород, ул. Проектная,, 4