Устройство для вычисления обратной величины

 

Изобретение относится к области вычислительной техники и предназначено для использования в цифровых вычислительных машинах.различного назначения. С целью сокращения оборудования и повышения быстродействия в устройство, содержащее три регистра , сумматор, триггер, две схемы совпадения, введены два блока памяти, шесть линий задержки, разряд четвертичного избыточного сумматора и схема сравнения. Перед началом операции в первый регистр заносится аргумент (-х). В первом такте на входы первого блока памяти поступает первый старший разряд числа (-Х) и разряд ТУ(, с выхода сумматора. В первом блоке памяти записана таблица перемножения цифр в четверичном коде. Во втором блоке памяти записана таблица сложения цифр, поступающих на его входы. Устройство работает в соответствии с алгоритмом у,+.( РО Г. x-vy;); vvvi y; , с 2 сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК.SU 1 412 1 АI (58 4 G 06 F 7/49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ фс1:(9Н)ЗИА Й

13, Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3726203/24-24 (22) 06.04.84 (46) 30.06.86.Бюл. К - 24 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е,Золотовский и Р.В.Коробков (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 417790, кл. G 06 F 7/52, 19?4.

Авторское свидетельство СССР

9 362296, кл, G 06 F 7/52, 1972.

Авторское свидетельство СССР

Ф 1035603, кл. G 06 F 7/52, 1981. ного назначения. С целью сокращения оборудования и повышения быстродействия в устройство, содержащее три регистра, сумматор, триггер, две схемы совпадения, введены два блока памяти, шесть линий задержки, разряд четвертичного избыточного сумматора и схема сравнения. Перед началом операции в первый регистр заносится аргумент (- x). В первом такте на входы первого блока памяти поступает первый старший разряд числа (-Х) и разряд

vy с выхода сумматора. В первом блоке памяти записана таблица перемножения цифр в четверичном коде. Во втором блоке памяти записана таблица сложения цифр, поступающих на его входы, Устройство работает в соответствии с алгоритмом < ;+, =Р (F;—

A (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ (57) Изобретение относится к области вычислительной техники и предназначено для использования в цифровых вычислительных машинах различОПИСАНИЕ ИЗОБРЕТЕНИЯ

Изобретение. относится к вычислительной технике и предназначено для использования в цифровых вычислит ельных машинах различного назначения.

Цель изобретения — сокращение оборудования.

На чертеже приведена схема устройства.

На схеме обозначены первый регистр 1, табличный умножитель (ТУ) 2, 1б сумматор 3, элементы 4-6 задержки, табличный сумматор (ТС) 7, элементы

8-10 задержки, разряд четверичного сумматора 11, схема 12 сравнения с логическим нулем, второй регистр 13, 1 триггер 14, первый элемент И 15, первый синхронизирующий вход 16, второй элемент И,17, второй синхронизирующий вход 18 устройства, третий регистр

19, третий синхронизирующий вход 20 20 устройства и информационный вход 21 устройства, Устройство работает в соответствии с алгоритмом ч у;, =Р„(Е; — хчу;);

25 л

Vy> Ô 7 у, + (1) (z) — функция выделения первого разряда из числа

ЗО (под числом z понимается результат операции к =E; — хчу ).

Для того, чтобы исключйть вычитание, переменная х заносится в регистр 1 со знаком 1>>инус. Все операции производятся в избыточном чет веричном коде. Для представления цифр используются три двоичных бита ((P)4 =(0å00)4((1)4 =(0 01)4/ (2) 1

=(0,10)„,, (3)+= (0, »)4„,(-1),=

)4/2)

Перед началом операции, помимо того, что.в регистр 1 заносится аргумент (-x), в регистр 13 записывается начальное значение, равное "1". Запись производится подачей сигнала на вход 20. Сумматор 3 и разряд четверичного. сумматора 11 обнуляются.

Входы обнуления не показаны. Аргумент к соответствующими сдвигами перед началом операции приводится к интервалу 3 >x > 1. В этом случае результат по модулю всегда равен или меньше единицы, Схема работает по шагам. Каждый шаг включает и+2 тактов, где и — разрядность величины Х..

В первом шаге в первом такте на входы ТУ 2 поступают первый старший

1241231 2 разряд числа (-к) и разряд v у с выхода сумматора 3, В ТУ 2 записана таблица перемножения цифр я четверичном коде.,Результат должен быть представлен двумя разрядами: старшим и младшим. Оба эти разряда поступают на первый и второй входы ТС 7. Чтобы веса этих разрядов совпадали, младший разряд произведения задерживается на такт в элементах 4-6 задержки.

На третий вход ТС 7 приходит разряд текущей невязки с, . В ТС 7 записана таблица сложения цифр, поступающих на его входы. Цифры, поступающие на первый, второй и третий входы, имеют один вес, поэтому они образуют сумму и перенос. При этом образуется двухразрядное число. Первый разряд, представляющий собой перенос, поступает на первый выхоц, а второй разряд, представляющий собой сумму — на вто1 рой выход ТС 7. Старший разряд непос редственно, а младший через элементы

8-10 задержки, поступают на первый и второй входы сумматора 11. Полученный перенос при сложении поступивших цифр используется для корректировки предыдущего разряда. Скорректированный разряд поступает на выход сумматора, а текущий разряд запоминается для последующей корректировки. Если выдаваемый разряд есть первый старший разряд невязки, после анализа на схеме 12 сравнения с логическим нулем подается сигнал на вход 16 устройства. Здесь возможны два случая: старший разряд не равен нулю; старший разряд равен нулю.

Если старший разряд не ранен нулю, триггер 14 по сигналу с входа 16 переходит в единичное состояние и сигнал появляется на выходе схемы 15 совпадения. По этому сигналу содержимое регистров i и 13 сдвигается на два разряда в сторону младших разрядов, т.е., восстанавливается состояние на начало шага. Одновременно величина с. выхода сумматора 11 склады:вается с содержимым сумматора 3 и, сумматор », а также элементы задержки обнуляются (шина сброса в нуль не показана). Далее первые такты шага повторяются. И так до тех пор, пока старший разряд не станет равным нулю.

Это свидетельствует о том, что текущий разряд результата найден правильно, Соответственно триггер 14 по сигналу с входа 16 устанавливается в нулевое состояние и сигнал на выходе

124 схемы 15 совпадения не появляется.

В следующем такте определяется новый разряд невязки, а предыдущий разряд невязки записывается в регистр 13.

После (n+2) тактов определяется п разрядов невязки. Так как старший разряд невяэки нулевой, он должен быть исключен из невязки. Это осуществляется подачей после (n+2) тактов сигнала на вход 18 устройства.

Сигнал с выхода схемы совпадения поступает на регистр 13, содержимое которого сдвигается по этому сигналу на один разряд в сторону старших разрядов, одновременно он поступает на вход обнуления сумматора 3 и на вход регистра 20, в который по этому сигналу записывается содержимое сумматора 3, и производится сдвиг влево на один разряд с целью подготовки места для записи следующего разряда, В конце шага обнуления сумматора 11 и линий задержки не требу- ется, так как их содержимое равно нулю. Далее устройство переходит к выполнению следующего шага и так до определения и разрядов результата.

Пусть необходимо найти величину

g =1/ х (Х=1). Тогда в регистр 1 заносится "1", сумматоры 3 и 11 обнуляются, в регистр 13 заносится "!".

1-й шаг, 1-й такт.

На входе

ТУ 2

20

1 вход

111

2 вход

На выходе

ТУ 2

000 . 000

1 выход 2 выход

На входе

ТУ 7

000 000 001 40

1 вход 2 вход 3 вход

На выходе

ТУ 7

001 000

1 выход 2 выход, 45

На входе сумматора

001 000

1 вход 2 вход

На выходе сумматора

000 Внутреннее состояние 001. и так далее.

Устройство для вычисления обрат- ной величины, содержащее три регистФормула изобретения 55

1231 4 . ра, два элемента И, сумматор, триггер, причем информационный вход устройства соединен с информационным входом первого регистра, о т л и— чающе е ся тем, что, сцелью сокращения оборудования, в него введены табличные умножитель и сумматор, шесть элементов задержки, накапливающий сумматор, схема сравнения с логическим нулем, причем выход i-ro разряда (i=l 2,...,п) первого регистра, где п — разрядность величины х, соединен с первой группой входов табличного умножителя, группа выходов переноса которого соединена с первой группой входов сумматора, вторая группа входов табличного умножителя соединена с группой выходов сумматора, группа выходов частичного произведения табличного умножителя соединена с входами первого, второго и третьего элементов за-, держки,. выходы которых соединены с второй группой входов табличного сумматора, группа выходов переноса кото рого соединена с первой группой входов накапливающего сумматора, группа выходов переноса которого соединена с первой группой входов,накапли- вающего сумматора, группа выходов суммы табличного сумматора соединена с входами четвертого, пятого и шестого элементов задержки, выходы которых соединены с второй группой входов накапливающеrо сумматора, группа выходов которого соединена с группой информационных, входов второго регистра, группой входов суммато- ра и входами схемы сравнения с логическим нулем, первый и второй выходы которой соединены с нулевым и единичным входами триггера, вход синхронизации которого соединен с первым входом первого элемента И и первым синхронизирующим входом устройства, второй синхронизирующий вход которого соединен с первым входом второго элемента И, вторые входы первого и второго элементов И соединены с прямым и инверсным выходами триггера соответственно, выход первого элемента И соединен с входом сдвига в сторону младших разрядов первого регистра, входом переноса сумматора и входом сдвига в сторону младших разрядов второго регистра, .выходы i-го разряда невязки которого соединены с группой входов переноса табличного сумматора, выход второго .элемента И сое1241231

Составитель И,Маркелова

Техред О,Гортвай Корректор О,Луговая

Редактор А,Огар

Заказ 3490/44 Тираж 6/1 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие,г.Ужгород,ул.Проектная,4 динен с входом сдвига в сторону старших разрядов второго регистра, входом сброса сумматора и входом сдвига влево третьего регистра, информационные входы которого соединены с выходом сумматора„ вход записи второго регистра соединен с третьим синхронизирующим входом устройства.