Устройство для обнаружения и исправления ошибок

 

Изобретение относится к технике связи и может использоваться в устройствах, обеспечивающих помехоустойчивый прием многократно повторяемой информации. Повьппается быстродействие . Устройство содержит блок 1 преобразования, блок 2 мажоритарной в 1борки, блок 3 определения достоверности символов, регистры 4 и 5, сумматор 6 по модулю два, элементы И 7-12, элементы ИЛИ 13-15, декодирующий блок (ДБ) 16, счетчики 17-19, триггеры 20-24, блок 25 сравнения. Информация, закодированная циклическим кодом, поступает через злемент ИЛИ 13 на (ДБ) 16, а через блок 1, преобразующий последовательный код в параллельный - на блок 3 определения достоверности символов и.на блок 2 мажоритарной выборки В ДБ 16 осуществляется проверка комбинаций на соответствие циклическому коду. Если хотя бы одна из трех повторяемых комбинаций правильна , она с помощью триггера 20 и элемента И 8 поступает на выход. Если все комбинации искажены, то из оди- :наковых разрядов повторяемых комбина- -ций блок 2 формирует итоговую ком- (С (Л to 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК с5!) 4 H 03 M 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1

И A ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ ры 4 и 5, сумматор 6 по модулю два, элементы И 7-12, элементы ИЛИ 13-15, декодирующий блок (ДБ) 16, счетчики 17-19, триггеры 20-24, блок 25 сравнения. Информация, закодированная циклическим кодом, поступает через элемент ИЛИ 13 на (ДБ) 16, а через блок 1, преобразующий последовательный код в параллельный — на блок 3 определения достоверности символов и на блок 2 мажоритарной выборки

B ДБ 16 осуществляется проверка комбинаций на соответствие циклическому коду. Если хотя бы одна иэ трех повторяемых комбинаций правильна, она с помощью триггера 20 и элемента И 8 поступает на выход. Если все комбинации искажены, то из оди наковых разрядов повторяемых комбинаций блок 2 формирует итоговую ком иЙ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3807638/24-09 (22) 29, 10. 84 (46) 07.07,86. Бюл. ¹- 25 (72) Г.А. Величко (53) 621.394.6(088.8) (56) Авторское свидетельство СССР

¹ 330561, кл. H 04 L 1/10, 1970.

Авторское свидетельство СССР № 866763, кл. H 04 L 1/10, 1981. (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ И

ИСПРАВЛЕНИЯ ОЕИБОК (57) Изобретение относится к технике связи и может использоваться в устройствах, обеспечивающих помехоустойчивый прием многократно повторяемой информации. Повышается быстродействие. Устройство содержит блок 1 преобразования, блок 2 мажоритарной выборки, блок 3 определения достоверности символов, регистЯ0 1243100 А1

1243100 бинацию, а с блока 3 на регистр 4 поступает последовательность "1" и 0, в которой единицы располагаются в тех позициях, где было несовпадение раэряцов исходной комбинации.

Изобретение относится к гехнике связи и может быть использовано в аппаратуре передачи при разработке устройств, обеспечивающих помехоустойчивый прием многократно повторя.— емой информации.

Цель изобретения — повышение быстродействия, На чертеже представлена структурная электрическая схема устройства для обнаружения и исправления ошибок.

Устройство содержит блок 1 преобразования, блок 2 мажоритарной выборки, блок 3 определения достоверности символов, первый 4 и второй 5 регистры, сумматор 6 по модулю два, первый 7, второй 8, третий 9, четвертый 10, пятый 11 и шестой 12 элементы И, первый 13, второй 14 и третий 15 элементы ИЛИ, декодирующий блок 16, первый 17, второй 18 и третий 19 счетчики, первый 20, второй 21, третий 22, четвертый 23 и пятый 24 триггеры, блок 25 сравнения °

Блок 3 определения достоверности символов содержит первый 26, второй

27, третий 28 дополнительные сумматоры по модулю два и дополнительный элемент ИЛИ 29.

Устройство для обнаружения и исправления ошибок работает следующим образом.

Перед приемом информации первый и второй триггеры 20 и 21 переводятся в единичное состояние, а вся остальная память — в нулевое.

Информация, закодированная циклическим кодом, н виде и элементных кодоных комбинаций поступает на вход устройства: в блок 1„ осуществляющий преобразование информации из последовательного кода н параллельный, Информация с блока 2 через элемент

ИЛИ 13 поступает на ДБ 16 и далее на выход, если нет ошибок. Если ошибка обнаруживается, то осуществляется формирование полинамов ошибок. 1 ил.

2 и через первый элемент ИЛИ 13 — н декодирующий блок 16, В госледнем осуществляется проверка комбинаций на соответствие циклическому коду.

5 В случае, когда хотя бы одна из трех повторяемьгх комбинаций будет правильна, она выдается на выход устройства посредством первого триггера 20 и второго элемента И 8. С прохождением последнего импульса выходной комбинации схема устройства приводится н исходное состояние. По последнему импульсу, поступившему на вход третьей кодовой комбинации, включается н работу первый счетчик 17, рассчитанный на подсчет 2 и тактов работы и выдающий сигналы на первом выходе после прохождения и тактов, на втором (2 и-1) тактов и на третьем — 2 и

1 тактов работы. Если все комбинации будут искажены, то одинаковые разряды.повторяемых комбинаций из блока поступают н блок 2, который ферми рует из них символы итоговой комбинаус ции по принципу большинства, и и блок

3, реализующий логическую функцию х, х v х х ч х,х

Блок 3 выдает информацию н первый регистр 4 в виде последовательности нулей и единиц таким образом, что единицы яаходятся на тех позициях. где имело места хотя бы одно несовпадение н одноименных разрядах исходных комбинаций.

Информация, пройдя цикл мажоритарной обработки н блоке 2, записывается но второй и-разрядный регистр

5, поступает на декодирующии блок 16, 40 первый элемент ИЛИ 13 откуда в слуЪ чае отсутг TBHH ошибок выдается íà Bbl ход устройства аналогично рассмотренному,. Если ошибка обнаруживается, то на поступающую иэ второго регистра 5 комбинацию предварительно

1243100 ка сумматоре 6 накладывается сформированный полином первой одиночной ошибки.

Смысл формирования полинома ошибки состоит из комбинации кесовгадений полиномов одиночных ошибок. ,Например, для гг =7 и комбинации несовпадений 0110100 вьщеляется поли— ном первой одиночной ошибки вида

0000100. Если это не приводит к устранению искажения, то формируется полиномом следующей одиночной ошибки 0010000 и т.д. Осуществляется это схемой следующим образом. С прохождением первой единицы комбинации несовпадений через первый элемент И 7, подготовленной первым счет чиком 17 после прохождения и тактов работы с момента его включения (а всего, с началом работы устройства будет идти пятая серия п тактов) с помощью пятого триггера 24, который также включает в работу третий счетчик 19, через третий элемент И1И 15, второй триггер 21 переходит в нулевое состояние. При этом снимается сигнал разрешения ка прохождение информации из первого регистра 4

I через первый элемент И 7, и загрещает подсчет тактовых импульсов третьим счетчиком 19, осуществляя тем самым запоминание в нем Р -номера такта, на котором произошло несовпадение.

Емкость третьего счетчика 19 рассчитана на подсчет Р=(п+1) тактов работы. Сформированный таким образом полином одиночной ошибки накладывается в сумматоре 6 ка комбинацию из второго регистра 5.

Полученный результат поступает в декодирующий блок 16. По истечении (2 и-1) тактов работы (здесь и ниже отсчет времени проводится с момента включения первого счетчика 17 в работу), сигналом первого счетчика 17 через четвертый триггер 23 производится подготовка шестого элемента И 12 к прохождению информации, При необнаружении ошибки блок 16 декодирования обеспечивает вывод информации по информационному каналу на выход устройства.

С прохождеггием 2 и тактов работы через второй элемент ИЛИ 14 подготовленный шестой элемент И 12, первый счетчик 17 переводит третий триггер

22 в едикичк >е состояние, обеспечи5

10!

20

50 вая этим прохождение тактовых импульсов через пятый элемент И 11 на вход второго счетчика 18, рассчитанного на подсчет гг тактов работы.

Блок 25 (компаратор) при отсчете вторым счетчиком 18 такого же числа г> тактов, как и третий счетчик

19, выдает сигнал на второй триггер

21 через третий элемент ИЛИ 15, уста навливая его в единичное состояние и обеспечивая этим прохождение оставшейся (и- P,) части кодовой комбинации, первая ее часть включительно до .,= разряда выдавалась первым регистром 4 на закрытый первый элемент И 7 до поступления через первый элемент И 7 очередной единицы. Кроме того, этим сигналом обнуляется второй счетчик 18 и третий триггер 22, запрещая при этом прохождение тактовых импульсов через пятый элемент

И 11 на вход второго счетчика 18. С поступлением (п-,) части комбинации третий счетчик 19 продолжает подсчет тактовых импульсов с числа () +1) до числа Р (номер разряда очередной единицы) полином единичной ошибки с единицей только в разряде поступает в сумматор 6, куда по вторсму входу подается информация из вто рого регистра 5. Итоговая комбинация подается в декодирующий блок 16. В случае обнаружения ошибки после прохождения очередной п серии тактов первый счетчик 17 через третий триггер 22 включает в работу второй счетчик 18, который начинает подсчет числа тактовых импульсов на втором счетчике 18 величины, происходит сравкение показаний второго и третьего счетчиков 18 и 19 в блоке 25 и на сумматор 6 поступает оставшаяся (п) часть комбинации несовпадений, 1 с приходом очередной единицы происходит инвертирование соответствующего

1> -разряда комбинации из второго регистра 5 на сумматор 6, Третий счетчик 19 при этом, начав отсчет с числа ((z+t>, останавливается с от. счетом и ждет" такого me P> отсчета на втором счетчике 18, после чего продолжает подсчет тактовых импульсов с числа ((3„+1).

В дальнейшем устройство работает аналогично описанному. Если же ошибка после наложения всех одиночных полиномов ошибок все-таки обнаруживается,i то третьим счетчиком 19 с отсчетом

12ч3100

ВНИИПИ Заказ 371б/55 Тираж 81б Подписное

Произв.-палигр. пр-тие, г. Ужгород, ул. Проектная, ч (п+1) такта выдается сигнал о наличии неисправляемойошибки,который используется такжеи дляприведения схемы устройствав исходное состояние.

Формула изобретения

Устройство для обнаружения и исправления ошибок, содержащее блок преобразования и блок мажоритарной выборки, первый и второй регистры сумматор по модулю два, первый и второй элементы И, первый элемент ИЛИ, декодирующий блок, блок определения

I достоверности символа:в и блок сравнения, при этом вьгходы блока преобразования соединены с соответствующими входами блока мажоритарной выборки и соответствующими входами блока определения достоверности символов, 0 выход которого соединен с входом первого регистра„ вьгход которого соединен с первым входом первого элемента И, первый вьгход блока декодирования соединен с первым входам второго элемента И, выход второго регистра соединен с первым входом сумматора по модулю два, второи вход которого соединен с выходом первого элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены третий, чет-вертый, пятый и шестой элементы И, второй и третий элементы ИЛИ, три счетчика, пять триггеров, при этом блок определения достоверности символов содержит три дополнительных сумматора по модулю два и дополнительный элемент ИЛИ, входы которогосоединены с соответствующими выходами первого, второго и третьего дополнительных сумматоров по модулю два, входы которых являются соответствующими входами блока определения достоверности символов, при этом вьгход дополнительного элемента ИЛИ является выходом блока определения достоверности символов, .при этом выход блока мажоритарной выборки соединен с входом второго регистра и первым входом первого элемента ИЛИ, выход которого соединен с входом декодирующего блока, 10

50 второй выход которого соединен с входом установки 0 первого триггера, инверсный в»гход которого соединен с вторым входом второго элемента И, выход которого является выходом устройства, а прямой выход первого триггера соединен с первым входом третьего элемента И, второй вход которого соединен с выходом сумматора по модулю два, à в»1ход третьего элемента И соединен с вторым входом первого элемента ИЛИ„ третий вход которого соединен с входом блока преобразования и является входом устройства, вход первого счетчика и первые входы четвертого и пятого элементсв И являются тактовьгмгг входами устройства, первый выход первого счетчика соединен с первым вхо; дом второго элемента ИЛИ и входом установки "1" второго триггера, прямой выход которого соединен с вторым входом первого элемента И, третий вход которого соединен с прямым выходом третьего триггера, счетный вход которого соединен с выходом третьего элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй вход — с выходом блока сравнения и входами установки "1" четвертого триггера и второго счетчика, второй и третий выходы первого счетчика соединены соответственно с входом установки "1" пятого триггера и вторым входом второго элем гита ИЛИ, выход которого соединен с первым входом шестого элемена И, второй вход и выход которого соединены соответственно с прямым вьгходом пятого триггера и входом установки "1" .четвертого триггера, выход которого соединен с вторым входом пятого элемента И, выход которого соединен со счетным входом второго. счетчика, инверсный выход второго триггера соединен с инверсным выходом третьего триггера и инверсным входом четвер-.аго элемента И, выход которого соединен с входам третьего счетчика, при этом выходы второго и третьего счетчиков соединены с соответствующими входами.блаха сравнения.