Устройство для проверки выполнения последовательности команд микропроцессора

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 G 06 F 11/00

И

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3832535/24-24 (22) 27. 12. 84 (46) 30. 07 . 86. Бюл. У 28 (72) Ю. Г. Овечкин (53) 681 . 3 (088. 8) (56) Патрик П. Фазанг Microbic способ самоиспытания сложных микрокомпьютеров. — Электроника, У 5, 1983, с. 35.

Патент США У 4208359, кл. G 06 Р 11/08, опублик. 1978.

„„SU„„1247874 А1 (54) УСТРОИСТВО ДЛЯ ПРОВЕРКИ BbIIIOJlНЕНИЯ ПОСЛЕДОВАТЕЛЬНОСТИ КОМАНД

МИКРОПРОЦЕССОРА

Изобретение относится к вычислительной технике, а именно к устрой ствам самопроверки микропроцессора в процессе выполнения основных функций. Цель изобретения — расширение функциональных возможностей устройства sa счет проверки выполнения последовательности команд в режиме отработки прерывания. Устройство содержит сигнатурный регистр, блок компаратора, буферный регистр эталонной сигнатуры, реверсивный счетчик, оперативный запоминающий блок, буферный блок развязки, блок управления, формирователь такта, постоянный запоминающий блок, мультиплексор.

2 s.ï. ф-лы, 10 ил.

1 12478

Изобретение относится к вычислительной технике и может быть использовано для самопроверки микропроцессоров в процессе выполнения ос,новных функций, а также для тестовой проверки микропроцессорной системы.

Цель изобретения — расширение функциональных возможностей за счет проверки выполнения последовательности команд в режиме обработки 10 в прерывания.

На фиг.1 приведена функциональная схема устройства; на фиг.2 выполнение блока управления; на фиг.3 — выполнение формирователя 15 такта; на фиг.4 — выполнение сигнатурного регистра, на фиг. 5-10— временные диаграммы работы устройства.

Устройство содержит сигнатурный 20 регистр 1, блок 2 компаратора, буферный регистр 3 эталонной сигнатуры, реверсивный счетчик 4, оперативный запоминающий блок 5, компаратор 6 блока 2 компаратора, буфер- 25 ный блок развязки 7, блок 8 управления, формирователь 9 такта, постоянный запоминающий блок 10 мультиплексор 11.

Блок 8 управления содержит (фиг.2) .30 первый дешифратор 12, первый элемент И 13, первый D-триггер 14, первый элемент И-НЕ 15, второй элемент И 16, третий элемент И 17, одновибратор 18. резистор 19, второй

20 и третий 21 элементы И-НЕ,второй D-триггер 22, первый инвертор

23, третий D-триггер 24, четвертый

25 элемент И, двоичный реверсивный счетчик 26, четвертый 27 и пятый 28 щ элементы И-НЕ, второй инвертор 29, второй дешифратор 30, третий инвертор 31, шестой элемент И-НЕ 32,четвертый инвертор ЗЗ, пятый инвертор

34, седьмой 35 элемент И-НЕ, четвертый D-триггер 36, шестой инвертор 37, восьмой элемент И-НЕ 38, седьмой инвертор 39, девятый элемент И-НЕ 40, пятый D-триггер 41, восьмой инвертор 42, шестой 9-триггер 43, десятый 44 и одиннадцатый

45 элементы И-НЕ; пятый 46 и шестой

47 элементы И.

Блок 2 компаратора устройства содержит триггер ошибки 48.

Формирователь 9 такта (фиг.3) содержит D-триггер 49, первый элемент И-HE 50 инвертор 51, второй

74 2 элемент И-НЕ 52, одновибратор 53, третий элемент И-НЕ 54, элемент И 55„ конденсатор 56, резисторы 57 и 58.

Сигнатурный регистр 1 (фиг.4) содержит буферы 59 и 60, восьмиразрядный сдвиговый регистр на восьми

D-триггерах 61-68, элемент И 69, одиннадцать элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

70-80.

Устройство предназначено для проверки однокристальных восьмиразрядных микропроцессоров типа INTEL

8080, 8085.

Однако принципиально возможно для микропроцессоров с другой системой команд и другой внутренней архитектурой.

Устройство для проверки выполнения последовательности команд микропроцессора типа INTEL 8080, 8085 из: восьмиразрядного параллельного процессора типа INTEL 8080, 8085 состоит из: в ос ьми раз рядно го параллельного сигнатурного регистра 1 (SR1),предназначенного для .формирования текущего значения сигнатуры шины данных

ДО-Д7 микропроцессорной системы (NIIC) (фиг.4)„ блока 2 компаратора (фиг.1); восьмиразрядного буферного регистра 3 эталонной сигнатуры (BRS) для хранения значения эталонной сигнатуры (микросхема 589ИР12); шестиразрядного реверсивного двоичного счетчика 4 (СТ2) (работа счетчика аналогична работе указателя стека микропроцессора INTEL 8080, 8085) (микросхема 533ИЕ7), оперативного запоминающего блока 5 (RAM) (8 64), предназначенного для хранения зна-. чения текущей сигнатуры при обработке прерывания (микросхема 155РУ2); восьмиразрядного компаратора 6 (C0NP), входящего в состав блока 2 и предназначенного для сравнения текущей сигнатуры, поступающей с выхода SR1 на вход А компаратора б и эталонной сигнатуры„ поступающей с выхода BRS 3 на вход В компаратора б (микросхема 531СП1,155ТМ2); восьмиразрядного буфера 7 (BF7), предназначенного для электрической развязки выхода SR1 и выхода ВАМ5 (микросхема 589АП16)"„ восьмиразрядного мультиплексора 11 (МИХ), предназначенного для коммутации адресной шины АО-А7 микропроцессора и выхода постоянного запоминающего блока КОМ10 на вход BRSÇ (микросхе1247874

55 ма 533KII11); постоянного запоминающего блока 10 (ROM), предназначенного для хранения значения эталонных сигнатур для команд КЯТМ по прерыванию, и трех первых машинных циклов команды CALL по прерыванию (микросхема 556PT4).

Устройство работает следующим образом.

При осуществлении проверки выполнения последовательности команд микропроцессора INTEL 8080, 8085 рабочая программа разбивается контрольными точками трех видов. Каждая контрольная точка состоит из двух последовательных команд вывода (для микропроцессоров INTEL 8080, 8085).

Вид контрольной точки определяется адресом первой команды вывода.

С подачей напряжения питания в MII системе формируется импульс сброса, который устанавливает MIIC в исходное состояние.

Одновременно импульс сброса подается на вход установки нуля счетчика

4 оперативного запоминающего блока 5 (ОЗУ), на вход "Сброс" установки нуля сигнатурнаго регистра 1 (SR1) и на вход " Сброс" установки начального состояния блока 8 управления

Схема устройства приводится в исходное состояние. Установка исходного состояния может быть осуществлена также программно подачей команды вывода ОИТ "Уст" (для микропроцессора INTEL 8080,8085). После снятия импульса сброса микропроцессор начинает выполнять алгоритм, зашитый в

ПЗУ МП системы. Управляющие сигналы (ST и Ф2) с генератора тактовых импульсов 580ГФ24 МП системы и управляющий сигнал микропроцессора "Синхро" поступают на. элемент 52 формирователя 9 такта (ФТ) Элемент 9 (ФТ) формирует два тактовых импульса: "Сннкро Е2-"Такт!" (фнг.5) н

"Чтение Ф2 à — "Такт2" (фиг.б) для машинных циклов микропроцессора М1, цикла прерывания, цикла чтения ЗУ и один тактовый импульс "Такт 1" для остальных машинных циклов формирозатель 9 такта работает следующим образом (фиг.З и фиг. 5 и 6).

Сигнал Ф2 через инвертор 51 поступает на первый вход элемента И-НЕ

52, на другой вход которого поступает сигнал "Синхро", при этом на

5 0 !

50 амкояе элемента И-НЕ 5э, фррмируется сигнал "Такт 1 — "Синхро" Ф2 (фиг.4).

Сигнал Ф2 через инвертор 51 одновременно поступает на первый вход элемента И-НЕ 50,на другой вход которого поступает сигнал "Чтение" из шины контроля MIIC системы, на выхо де элемечта И вЂ” НЕ 50 формируется сигнал Ф2, "Чтение", который поступает на К-вход одновибратора 53, при этом на прямом выходе одновибратора 53 формируется положительный импульс, длительность которого задается элеменуами 57R и 56С одновибратора 53.

Импульс с выхода одновибратора 53 поступает на второй вход элемента И-НЕ 54, первый вход которого соединен с прямым выходам триггера

49. Выход триггера 49 стробирует сигнал "Такт 2" на время машинных циклов М2, МЗ команды CALL по прерыванию, это достигается тем, что на

D-вход триггера 49 с блока управления на время М2, МЗ поступает сигнал логического нуля, при наличии сигнала "Чтение" на тактовом .входе триггера 49. С приходом сигналов

"Такт 1" и "Такт 2" на входы элемента И-HE 55 на выходе элемента формируется сигнал "Такт", который подается на SR1. По переднему фронту импульса "Такт 1" информация о слове состояния .микропроцессора с шины данных ДО-Д7 поступает в SR1. По переднему фронту импульса ТАКТ 2 в SR1 с шины данных ДО-Д7 поступает байт команды или байт данных из ПЗУ системы. Длительность импульса ТАКТ 2 задается конденсатором 56 и резистором 57 схемы формирователя 9 так- . та. При этом передний фронт импуль-. са "Такт 2", используемый для стробирования установившейся информации в шине данных ДО-Д7, должен находиться не ближе 150 нс от переднего фронта такта Ф2 в машинном цикле

"Чтение" (параметр, задаваемый с ТУ на кристалл микропроцессора) и не ближе 100 нс (исходя из принципов работы устройства). С приходом с выхода формирователя 9 на тактовый вход сигнатурного регистра 1 сигна лов "Такт 1" или "Такт 2" в SR1 формируется новое значение текущей сигнатуры шины данных микропроцессора ДО-Д7.

Значение текущей сигнатуры с прямых выходов триггеров 61-68 подает1247874

МОЧ А,М МОЧ А,М

INX Н INX Н

PUSH Н PUSH Н ся на выход сигнатурного регистра.

При наличии сигналов "Сброс" или

RES1 .D-триггеры 61-68 устанавливаются в нулевое состояние. При наличии сигнала WRSR1 на входах S-триггеров

61-68 через буферы 59-60 подается значение сигнатуры из ОЗУ 5 до прерывания.

Происходит запись в сигнатурный 10 регистр 1 значений сигнатуры, хранившейся в ячейке ОЗБ 5. В контрольных точках происходит сравнение текущей сигнатуры с эталонной.

В контрольной точке Ф 1 по команде ОИТ У 1 от шины данных ДО-Д7 отключаются все периферийные устройства KI системы. В блоке 8 управления формируется сигнал СБПУ для МП системы (фиг.7). В третьем машинном цикле — цикле вывода команды ОИТ.на первом выходе блока 8 формируется импульс записи WRBRS (фиг.7). Этим импульсом производится запись значения эталонной сигна- 25 туры по шине адреса АО-А7 через мультиплексор 11 в буферный регистр

3 эталонной сигнатуры (BRS).

С выхода BRS 3 значение эталонной сигнатуры поступает на вход "В" компаратора 6. На вход "A" компаратора

6 поступает значение текущей сигнатуры из SR1 Сравнение текущей и эталонной сигнатуры в контрольной точке 1 производится по заднему фронту импульса записи STRC. Сигнал

STRC с выхода блока 8 поступает на тактовый вход D-триггера 48. По заднему фронту этого импульса и при наличии на D-входе триггера 48 сиг нала уровня "лог.1" на прямом выходе триггера 48 формируется сигнал ошибки, который может быть использован для остановки микропроцессора или для индикации возникновения ошибки.

На третьем выходе блока 8 последовательно за импульсом записи MRBRS формируется импульс установки нуля

RESl сигнатурного регистра 1 (фиг.7), которым сигнатурный регистр 1 устанавливается в нулевое состояние.

Контрольная точка типа 1 ставится в любом месте программы произвольно по желанию программиста.

Пример 1. у

PUSH РБИ

0VT N1 1 контрольная

OVT S,(точка Ф 1

RRC

RRC

PUSH PS#

RRC

RRC

Исходный участок программы

Работа устройства при отработке контрольной точки Ф 2 аналогична работе контрольной точке Ф 1 за тем исключением, что импульс сравнения эталонной и текущей сигнатуры происходит по заднему фронту сигнала

STRC формируемого блоком 8 в третьем машинном цикле команды перехода (фиг.8), На выходе блока 8 последовательно за импульсом формируется импульс установки нуля RES 1 сигнатурного регистра 1, который устанавливает сигнатурный регистр 1 в нулевое состояние. Для команды RET по условию при не выполнении условия импульс сравнения STRC с- выхода блока 8 не формируется. Сравнение эталонной и текущей сигнатуры в этом случае происходит в следующей по ходу программы контрольной точке.

Исходный участок программы с контрольной точкой Ф 1

Для получения однозначных сигнатур контрольную точку У 1 необходимо также ставить перед циклами в программе.

Пример 2.

IN фГ9Н IN 4 F9H

MOV Е,M M0V Е,М

DCR Е OUT N 1

INZ S-1 OUT S

DCR Е

INZ $ — 1

Контрольная точка Ф 2 ставится для получения однозначных сигнатур перед командами переходов IMP, IMP (по условию) CALL, CALL (по условию)

RET, RET (по условию), RSTN (Пример М 3).

Пример 3.

IN 6 F9H IN ф F9H

МОЧ Е,М МОЧ Е,М

DCR Е DCR Е

INZ S-1 OUT N2 ) контрольная

OUT S точка Ф 2

INZ S-3

1247874

В режиме прерывания в первом машинном цикле — цикле прерывания как для команды RSTN так и для команды CALL на третьем выходе бло.ка 8 формируется импульс записи

УИИИ, длительностью не менее 70 нс (фиг.9). Длительность импульса WRRAM определяется выбором элементов схемы генератора такта 580ГФ24 MII системы.

По импульсу WRRAM значение текущей сигнатуры через буфер BF7 записывается в ячейку RAM 5. Адрес ячейки

ЖИ5 определяется двоичным счетчиком 4.

Содержимое счетчика 4 увеличивается по заднему фронту импульса

WRRAM. После сигнала WRRAM блок 8 формирует из сигналов ST DO сигнал

КЕБ1, который подается на вход начальной установки SR1.

Одновременна по переднему фронту анннра рв DO формируется не седьмом выходе блока 8 сигнал STR1 (фиг.9). По сигналу STR1 выход постоянного запоминающего блока 10 через мультиплексор 11 подключается на вход буферного регистра 3 эталонной сигнатуры. Сигналом микропроцессора "INTEL" 8080, 8др85. "Чтение" в первом машинном цикле прерывания по шине данных ДО-Д7 на ROM10 поступает адрес ячейки, в которой содержится значение эталонной сигнатуры для команд RSTN по прерыванию или эталонное значение сигнатуры трех машинных циклов команды CALL по прерыванию. Выход КОМ 10 через ИИХ 11 соединен с BRS 3, происходит запись по сигналу WRBRS значения ячейки памяти ROM 10 в,BRS 3.

В третьем машинном цикле команд.

RSTN или CALL по прерыванию происходит сравнение текущей сигнатуры команд RSTN или трех машинных циклов команды CALL с эталонной сигнатурой по заднему фронту сигнала

STRC поступившего с второго выхода блока 8. В конце третьего машинного цикла команд RSTN или CALL формируется импульс RES 1 который подается на вход "Сброс" установки нуля

SR1 (фиг.9). Перед командой выхода из подпрограммы прерывания RET или

RET ao условию необходимо вставить контрольную точку У 3. По команде вывода происходит отключение пери- ферийных устройств MII системы от

55 шины данных ДО-Д7. Одновременно

BF7 по сигналу STR2 отсоединяет выход SRI от шины данным КАИ 5. В третьем машинном цикле команды OUTS в блоке 8 формируется импульс записи WRBRS, при этом значение эталонной сигнатуры с шины адреса АО-А7 записывается в BRS 3. В третьем машинном цикле команды возврата RET или RET pro условию блок 8 формирует импульс сравнения STRC. В блоке 2 компаратора происходит сравнение текущей и эталонной сигнатуры. По заднему фронту сигнала STRC в блоке

8 формируется сигнал WRSR1. По этому сигналу значение сигнатуры до прерывания из RAM5 поступает в SR1.

Работа блока 8 управления происходит следующим образом. С подачей напряжения питания в МПС формируется импульс сброса, который поступает на вход "Сброс" блока 8 управления (СИ8). При этом триггеры 24 и

22, счетчик 26 устанавливается в нулевом состоянии. Одновременно импульс сброса через элемент 17 поступает на R-вход одновибратора

18. При этом на прямом выходе одновибратора 18 формируется положительный импульс, который через элемент И-НЕ 20 поступает на вход установки триггера 14 и на тактовый вход триггера 24. При отработке контрольной точки Ф 1 с выхода .3 дешифратора 12 формируется импульс,который устанавливает триггер 14 в нулевое состояние. Одновременно со входа установки нуля счетчика 26 снимается уровень лог. 1".

При этом содержимое двоичного реверсивного счетчика 26 будет увеличиваться на единицу с приходом каждого импульса $Т Д5 на вход сложения (+) или уменьшаться на единицу с приходом каждого импульса ST D5 на вход вычитания (-) счетчика 26.

В первой контрольной точке при достижении двоичным реверсивным счетчиком 26 значения Р в 16-й системе счисления на выходе 1 дешифратора 30 устанавливается сигнал уровня лог "0", который через инвертор 31 поступает на вход элемента 32. С приходом сигнала "Запись" с выхода "Запись" МПС на вход блока

8 управления уровень лог. "0" через инвертор 33 поступает на другой

1247874

10

25 ,30

55 вход элемента 32. При этом на выходе элемента 32 формируется сигнал

WRBRS, который поступает на первый выход блока 8. Одновременно сигнал

"Зались" через инвертор 33, элемент 15 И-НЕ, элемент 16 И поступает на второй выход блока 8 управления, формируя сигнал STRC. Этим сигналом производится стробирование блока .6 компаратора устройства и одновременно передним фронтом этого сигнала производится запуск одновибратора 18. На прямом выходе одновибратора 18 формируется положительный импульс, который через элемент И-НЕ 20 поступает ка S-вход триггера 14, устанавливая егo в единичное состояние, на С-вход тригге,ра 24, приводя его в нулевое состояние. При этом сбрасывается в ноль счетчик 26.

Отрицательный импульс с инверсного выхода одновибратора 18 поступает на S-вход триггера 36, устанавливая его в единичное состояние.

Блок 8 управления приводится в исходное состояние. Отрицательный импульс с инверсного выхода одновибратора 18 одновременно поступает через инвертор 39 на тактовый вход с триггера 22, подтверждая его нулевое состояние. При отработке контрольной точки Р 2 на выходе 2 дешифратора 12 формируется отрицательный импульс, который устанавливает триггер 24 в единичкое состояние, при этом снимается уровень логической единицы со входа установки нуля счетчика 26, при этом тактовые импульсы, поступающие на входы (+) и (-) этого счетчика,изменяют его содержание. При достижении счетчиком 26 значения F на первом выходе блока 8 управления формируется сигнал NRBRS sax s контрольной точке Ф 1. При достижении счетчиком значения Е на выходе

2 дешкфратора 30 формируется отрицательный уровень, который через инвертор 34 поступает на вход элемента 35. С приходом на другой вход элемента 35. с выхода "Чтение из памяти" ИПС сигнала "Чтение из памяти" на выходе элемента 35, формируется сигнал, который через схему

16 поступает на второй выход блока

8 управления STRC, далее схема работает аналогично, как в контрольной точке У 1.

В контрольной точке Ф 3 (выхода из подпрограммы прерывания) сигнал, формируемый на выходе 1 дешифратора 12 (при поступлении команды вывода контрольной точки У 3), устанавливает триггеры 24 и 22 в единичное состояние. Формирование на первом, втором выходах блока 8 сигна.лов VRBRS, STRC происходит аналогично, как в коктролькой точке N - 2.

Но в отличии от контрольной точки 9 2 строб, формируемый на выходе одновибратора 18, поступает не на третий выход RESl а на пятый выход

MRSRt производя запись в сигнатуркый регистр. Триггер 36 формирует импульс установки счетчика 26 в нулевое состояние при выполнении команды RET по условию за один машинный цикл, При поступлении запроса прерывания МПС (фиг.9). В первом машинном цикле команд RSTN или САП по прерыванию на выходе элемента И-НЕ 40 формируется о рицательный перепад сигнала "Синхро" ФГ DO коI торый через инвертор 42 поступает на тактовый вход С-триггера 43 при этом триггер 43 устанавливается в нулевое состояние. Сигнал уровня лог "1" с инверсного выхода триггера 43 поступает на вход элемента И-НЕ 44. На другом входе элемента И-НЕ 44 с прямого выхода триггера 41 также подается сигнал уровня лог. 1". При. этом на выходе схемы 44 формируется отрицательный перепад сигнала VRRAM. При поступлении сигнала ST íà S-вход триггера

43 триггер устанавливается в единичное состояние, при этом на выходе элемента И-HE 44 формируются положительный фронт сигнала WRRAN.

Счгнал ST DO через элемент И 47 уровнем лог. "1" поступает на вход элемента И-НЕ 45, на другой вход которого с прямого выхода триггера 41 поступает сигнал уровня лог.

При этом на выходе элемента 45 формируется отрицательный перепад сигнала ВЕЗ 2. С приходом положительного фронта фигнала "Сикхро" Ф2 Д, на тактовый вход С триггера 41 трйггер 41 устанавливается в нулевое состояние. При этом на выходе элемента 45 формируется положитель1247874

12 ный фронт сигнала КЕБ2, который через элемент 46 поступает на третий выход RES1 блока 8 управления.

Таким образом, устройство позволяет проводить проверку выполнения последовательности команд микропроцессора как в процессе выполнения рабочей программы, так и в режиме отработки прерывания, что расширя- 10 ет функциональные возможности и повышает так же достоверность контроля по сравнению с прототипом, Устройство позволяет также ликвидировать неопределенность в значе- 15 нии получаемых сигнатур для последовательности команд с переменным количеством циклов (например RET no условию для микропроцессора 8080).

Это достигается тем, что в предлагае- 20 мом устройстве блок управления формирует сигнал по сравнению сигнатур в конце третьего машинного цикла для команд с переменным машинным циклом для каждой контрольной точки. Вслед- 25 ствии этого получается однозначное значение сигнатур, что повышает достоверность контроля.

Использование устройства позволяет контролировать ход выполнения 30 рабочей программы в процессе функционирования МП системы. Введение контрольных точек в рабочую программу не влияет на ход выполнения самой программы.

Принципиально возможно использование устройства для микропроцессоров INTEL 8085, 8086.

Формула изобретения

1. Устройство для проверки выполнения последовательности команд микропроцессора, содержащее формирователь такта, буферный регистр эта- 45 лонной сигнатуры, счетчик, сигнатурный регистр, блок компаратора и блок управления, причем первый и второй входы первой группы информационных входов блока управления соединены соответственно с первым и шестым разрядами выходной шины данных контролируемого микропроцессора, выходная шина адреса которого соединена с второй группой информационных 55

11 входов блока управления, входы Запись", "Чтение из памяти", "Сброс", "Строб", "Синхронизация", "Чтение"

11 11 и Такт которого соединены с соответствующими выходами микропроцессорной системы (МПС), выходы Чтение, Чтение из памяти, Такт и Синхронизация МПС соединены с со-. ответствующими входами формирователя такта, первый выход блока управления соединен с входом записи буферного регистра эталонной сигнатуры, вход синхронизации блока компаратора подключен к второму выходу блока управления, третий выход которого соединен с входом обнуления сигнатурного регистра, входы сброса счетчика и сигнатурного регистра соединены с выходом "Сброс" MIIC, выход формирователя такта соединен с входом такта сигнатурного регистра, информационный вход которого соединен с выходной шиной данных микропроцессора, выход буферного регистра эталонной сигнатуры соединен с первым информационным входом блока компаратора, выход которого является выходом ошибки устройства, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей за счет проверки выполнения последовательности команд в режиме отработки прерывания, устройство содержит оперативный запоминающий блок, постоянный запоминающий блок, буферный блок развязки, мультиплексор, причем адресный вход постоянного запоминающего блока соединен с выходной шиной данных

МПС, а выход постояннбго запоминающего блока соединен с первым информационным входом мультиплексора, второй информационный вход которого соединен с выходной шиной адреса

MIIC, выход мультиплексора соединен с

1 информационным входом буферного регистра эталонной сигнатуры, выход счетчика подключен к входной адресной шине оперативного запоминающего блока, двунаправленная шина данных которого соединена с установочным входом сигнатурного регистра, выход которого соединен с информационным входом буферного блока развязки, первый выход которого соединен с двунаправленной шиной данных оперативного запоминающего блока, второй выход буферного блока развязки соединен с вторым информационным входом блока компаратора, четвертый выход

124787ч блока управления подключен к счетному входу счетчика и к вхоцу записи оперативного запоминающего блока, пятый выход блока управления сое5 динен с входом записи сигнатурного регистра, шестой выход блока управления соединен с входом выборки кристаллов МПС, седьмой выход блока управления соединен с информациокным входом формирователя такта и с управляющим входом мультиплексора, а восьмой выход блока управления соединен с управляющим входом буферного блока развязки.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что, блок управлекия содержит двоичный реверсивный счетчик, одновибратор, два де- шифратора, шесть D-триггеров, восемь инверторов, шесть элементов И и оциннадцать элементов И-HE причем группа входов первого дешифратора является второй группой информационных входов блока управления, а первый и второй выходы первого дешифратора соединены соответственно с первым и вторым входами первого элемента И, третий вход которого соединен с третьим выходом первого дешифратора и с тактовым вхоцом первого D-триггера, информационный вход которого соединен с шиной нулевого потенциала блока, а инверсный выход соединен с первым входом первого элемента И-НЕ„ выход которого соединен с прямым вхо35 дом второго элемента И„ выхоц которого является вторым выходом блока управления и соединен с первым входом третьего элемента И,, выход

40 которого соединен с входом одковибратора, прямой выход которого соединен с первыми входами второго и третьего элементов И-НЕ, инверсный выход второго D-триггера соединен с

Я вторым входом второго элемента И-НЕ и через первый инвертор с вторым входом третьего элемента К-НЕ, выход которого является пятым выходом блока управления, иняерсный S-вход третьего D-триггера соединен с вы50 ходом первого элемента И, выход второго элемента И-НЕ соединен с инверсным S-входом первого D-vpvrrr eра и тактовым входам третьего D-триггера, инверсный К-вход которого соединен с выходом четвертого элемента И, информационный вход третьего элемента D-триггера соединен с шиной нулевого потенциала блока, инверсный выход третьего Л-триггера соединен с входом обнуления двоичного реверсивного счетчика, с входом первого дешифратора и является шестым выходом блока управления, вход сложения двоичного реверсивного счетчика соединен с выходом четвертого элемента И-HE а вход вычитания — с выходом пятого элемента И-НЕ, первые входы четвертого и пятого элементов И-НЕ соединены с входом "Строб" блока управления, второй вход первой группы вхоцов которого соединен с вторым входом четвертого элемента И-НЕ и через второй инвертор с вторым входом пятого элемента И-НЕ, выходы двоичного реверсивного счетчика соединены с входами второго дешифратора, первый выход которого через .третий инвертор соединен с первым входом шестого элемента И-HF., вход "Запись" блока управления через четвертый инвертор соединен с вторыми входами первого и шестого элементов И-HE выход шестого элемента И-НЕ является первым выхоцом блока управления, второй выход второго,",ешифратора через пятый иквертор соединен с первым входом седьмого элемента И-НЕ, второй яхоц которого соецинен с входом "Чтение" блока управления„ выход седьмого элемента И вЂ” НЕ соединен с инверсным входом второго элемента И. третий выход второго дешифратор"= соединен с тактовым входом четверто-о D-триггера и через шестой инвертор .с первым входом восьмого элемента И-HE второй вход которого соецинен с инверсным выходом четвертого D-триггера, а выход— с первым входом четвертого элемента И, второй вход которого подключен к входу "Сброс" блока управления, вход "Сброс" блока управления подключен также к инверсному Р-входу второго Э-три.-гера и в-, îðîì;ó входу третьего элемента И, информационные входы второго и четвертого

D-триггеров соединены с шиной куленого потенциала блока управления, инверсный выход однояибратора соединен с инверсным Б-входом четвертого

1)-триггера и через седьмой инвертор с тактовым входом второго D-триггера, инверсный S-:âõñä второго

В-триггера соединен с первым выходом первого дешифратора, а выход явля1247874

16 ется восьмым выходом блока управления, первый, второй и третий входы девятого элемента И-НЕ подключены соответственно к входам "Синхронизация", "Такт" и к первому входу первой группы входов блока управления, а выход соединен с тактовым входом пятого D-триггера и через восьмой инвертор с тактовым входом шестого

D-триггера, инверсный выход которого соединен с первым входом десятого элемента И-НЕ, выход которого является четвертым выходом блока управления, выход пятого D-триггера соединен с вторым входом-десятого элемента И-НЕ и с первым входом одиннадцатого элемента И-НЕ, выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с выходом второго элемента И-НЕ а выход пятого элемента И является третьим выходом блока управления, второй вход одиннадцатого элемента И соединен с выходом шестого элемента И, первый и второй входы которого подключены к входу "Строб" и первому входу первой группы входов блока управления, инверсные S-входы пятого и шестого D-триггеров подключены соответственно к входам

"Чтение из памяти" и "Строб" блока управления, информационные входы пя.того и шестого D-триггеров соединены с шиной нулевого потенциала блока, выход пятого D-триггера является седьмым выходом блока управления.

5 . 3 ° устройство по и ° 1 у о T л и ч а ю щ е е с я тем, что формиро- . ватель такта содержит D-триггер, одновибратор, элемент И, инвертор и три элемента И-НЕ, при этом вход

10 "Такт" группы входов формирователя такта соединен через инвертор с первым входом первого элемента,И-НЕ и с первым входом второго элемента И-НЕ, второй вход которого под-!

5 ключен -к входу "Синхронизация" формирователя такта, а выход соединен с первым входом элемента И, вход

"Чтение из памяти" формирователя такта подключен к инверсному S-входу

20 D-триггера, тактовый вход которого соединен с входом "Чтение" формирователя такта и с вторым входом первого элемента И-НЕ, выход которого подключен к входу одновибраФора, выход одновибратора соединен с первьи входом третьего элемента И-НЕ, второй вход которого подключен к вы-. ходу D-триггера, информационный вход последнего является информа30 ционным входом формирователя такта, выход третьего элемента И-НЕ соединен с вторым входом элемента И, выход которого является выходом формирователя такта.!

247874.

1247874

1247874

l247874

4Ч

Р2 йж о

4merue

Т4А 77

Ф7ппи

Ьгю

ФМ

РГФ

Я

Е Ь

1247874 и ж ро

Vme ue юрерь

Ид Ю4М

РЕ ЯУ

WRBgS

lЩС

ЯЖ

Жи-а юр рюАжию

Залив

МНВЯБ

ЯT)ГС

WVSiF

Составитель Ц. Ванюхин

Редактор Л. Авраменко Техред 3. 1ижмар Корректор Е, Сирохман

Заказ 4127/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, И-35,, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4