Устройство для автоматического контроля больших интегральных схем
Изобретение относится к вычислительной технике, в частности, к сред ствам контроля и диагностики неисправностей цифровых объектов. Оно; может быть использовано для функционального контроля и поиска неисцравностей в микропроцессорных больших интe paльныx схемах (БИС). Цель изобретения - расширение диагностических возможностей за счет анализа ошибок по прерьшанию и повьш1ение быстродействия устройства - достигается тем, что в устройство для автоматического контроля БИС, содержащее блок управления , блок памяти, эталонную микропроцессорную БИС, блок сравнения и блок индикации, введены первый и второй блоки двунаправленных передатчиков информационных и адресных сигналов , блок задания начальных условий и блок обработки прерываний. 10 шт. сл 00
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК (д) 4 G 06 F 11/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21). 3848909/24-24 (22) 29. 01. 85 (46) 07.08.86. Бюл. Ф- 29 (72) Ю.Л.Hypos, Е ° В.Орлов, В.Н.Павлов, В.Ю.Пустовит и В.В.Черенков (53) 681.3(088.8) (56) Russel S.С. Encoming inspection
alternatives-Circuits manufacturing, 1980, В 2, р.68-75.
Авторское свидетельство СССР
Я- 798841, кл. G 06 F 11/00, 1981. (54) УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО
КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ (57) Изобретение относится к вычислительной технике, в частности, к сред ствам контроля и диагностики неисправностей цифровых объектов. Оно
„.SU„„1249518 А1 может быть использовано для функционального контроля и поиска неисцрав" ностей в микропроцессорных больших интегральных схемах (БИС). Цель изобретения — расширение диагностических возможностей за счет анализа ошибок по прерыванию и повышение быстродействия устройства — достигается тем, что в устройство для автоматического контроля БИС, содержащее блок управления, блок памяти, эталонную микропроцессорную БИС, блок сравнения и блок индикации, введены первый и второй блоки двунаправленных передатчиков информационных и адресных сигналов, блок задания начальных условий и блок обработки прерываний. 10 ил.
1249518
Изобретение относится к вычислительной технике, в частности к средствам контроля и диагностики неисправностей сложных цифровых объектов и может быть использовано для функционального контроля и поиска неисправностей в микропроцессорных боль.ших интегральных схемах (БИС).
Целью изобретения является расширение диагностических воэможностей за счет анализа ошибок по прерыванию и повышение быстродействия устройства ..
На фиг.1 представлена функциональная схема устройства для автоматического контроля БИС; на фиг.2-9 функциональные схемы блоков соответственно управления, первого и второго блоков двунаправленных передатчиков.информационных и адресных сигналов, памяти, задания начальных условий, обработки прерываний, индикации и поразрядного сравнения; на фиг.10— блок-схема алгоритма работы устройства.
Устройство для автоматического контроля БИС (фиг.11 содержит микропроцессорную эталонную БИС 1, блок 2 управления, первый блок 3 двунаправ1ленных передатчиков информационных и адресных сигналов, выходную адресную шину 4 блока 3, двунаправленную информационную шину 5 блока 3, блок
6 памяти, блок 7 задания начальных условий, блок 8 обработки прерываний, блок 9 индикации, блок 10 поразрядного сравнения, второй блок 11 двунап-— равленных передатчиков информационных и адресных сигналов.
Блок 2 управления (фиг.2) содержит генератор 12 тактовых импульсов, формирователь 13 сигналов чтения, записи и подтверждения прерывания, формирователь 14 сигнала готовности, формирователь 15 сигнала сброса, формирователь 16 сигнала синхронизации сравнения, дешифратор 17 управляющих сигналов, первый 18 и второй
19 элементы НЕ, формирователь 20 сигнала блокировки, третий 21 элемент НЕ.
Первый блок 3 двунаправленных передатчиков информационных и адресныхсигналов (фиг.3) содержит модуль 22 формирования адресных сигналов, и однонаправленных буферов 23, и схем 24 совпадения, модуль 25 формирования информационных сигналов, m двунаправленных буферов 26, 2m схем 27 совпадения.
Второй блок 11 двунаправленных передатчиков информационных и адресных сигналов (фиг.4) содержит модуль
28 формирования адресных сигналов, 5 и однонаправленных буферов 29, и схем 30 совпа) ения, модуль 31 формирования информационных сигналов, m двунаправленных буферов 32, 2m схем 33 совпадения.
Блок 6 памяти (фиг.5) содержит дешифратор 34, модуль ОЗУ 35, модуль
ПЗУ 36.
Блок 7 задания начальных условий (фиг.6) содержит матрицу 37 ключей, буферный регистр-фиксатор 38, буфер
39, дешифратор 40, первый 41 и второй
42 элементы И-НЕ.
Блок 8 обработки прерываний (фиг.7) содержит блок 43 приоритетного прерывания, многорежимный буферный регистр 44, дешифратор 45, элемент HE 46, элемент И-HE 47.
Блок .9 индикации (фиг.8) содержит дешифратор 48, элементы И 49, триггеры 50, преобразователь 5 1 четырехраэрядного двоичного кода в семисегментный, усилители 52, диодные мат-" рицы 53.
Блок поразрядного сравнения 10 б (фиг.9) содержит. первый 54, второй
55 и третий 56 модули поразрядного сравнения, первый 57, второй 58 и третий 59 элементы ИЛИ, первый 60, второй 61 и третий 62 триггеры, пер вый 63, второй 64 и третий 65 элемен,ты ИЛИ-НЕ.
Первый блок 3 двунаправленных передатчиков информационных и адресных сигналов обеспечивает формирование
40 и выдачу сигналов с адресных выходов и информационных входов-выходов эталонной БИС 1 через шину 4 адреса и ин; формационную шину 5 на остальные блоки устройства, а также формирова43 ние и выдачу сигналов на информационные входы-выходы эталонной БИС с других блоков устройства через информа-. ционную шину 5.
Блок 6 памяти служит для хранения проверяющих тестов и исходных данных необходимых для проведения контроля, а также для хранения промежуточных данных и результатов контроля.
Блок 7 задания начальных условий предназначен для записи в блок 6 па мяти исходных данных, необходимых для проведения контроля.
3 1249518
Блок 9 индикации служит для отображения результатов контроля. Блок 8 обработки прерываний позволяет реализовать многоуровневую систему прерываний и обеспечивает формирование кодов команд прерываний и выдачу их на информационную шину 5 °
Блок 10 поразрядного сравнения служит для обнаружения логического неравенства выходных сигналов эталон- l0 ной БИС 1 и контролируемой БИС и выдачи сигналов приоритетных запросов прерывания на блок 8 обработки прерываний.
Второй блок 11 двунаправленных 15 передатчиков информационных и адресных сигналов обеспечивает формирование и выдачу сигналов с адресных выходов и информационных входов-выходов контролируемой БИС на блок 10 сравне- 20 ния, а также формирование и выдачу сигналов на информационные входы-выходы контролируемой БИС с блока 6 памяти через информационную шину 5.
Все входы и выходы устройства сое- 25 диняются, с соответ твующими выходами и входами контролируемой БИС.
В качестве формирователя 16 может быть использована соответствующая микросхема; схема формирователя сиг- З0 нала блокировки в простейшем случае представляет собой переключатель на два положения с уровнями логического
"0" и "1", например один контакт заэемлен, а другой через согласующее сопротивление соединен с источником +5B.
Первый 3 и второй 11 блоки двунаправленных передатчиков информационных и адресных сигналов (фиг.3 и 4) 40 содержат каждый по два модуля: модули
22 и 28 формирования адресных сигналов и модули 25 и 31 формирования информационных сигналов. Первые моду,ли идентичны и содержат по и однонап-4> равленных буферов 23 и 29 с тремя состояниями соответственно для первого 3 и второго 11 блоков, где ив число адресных выходов эталонной и контролируемой БИС. Входы буферов
23 и 29 являются адресными входами блоков двунаправленных передатчиков . информационных и адресных сигналов, а выходы — адресными выходами. Управляющие входы буферов соединены с вы- 5 ходами схем 24 и 30 совпадения, число которых равно и, первые входы которых заземлены, а вторые объединены и являются разрешающими входами блоков 3 и 11. В качестве однонаправленных буферов со схемами совпадения могут быть использованы соответствующие микросхемы, причем входамц буферов будут входы DI выходами— выводы DB, а первыми и вторыми входами схем совпадения — входы ВШ и ВМ.
Модули 25 и 31 формирования информационных сигналов первого 3 и второго 11 блоков двунаправленных передатчиков информационных и адресных сигналов содержат по т однотипных двунаправленных буферов 26 и 32 с тремя состояниями соответственно, направление передачи информации через которые определяется схемами 27 и 33 совпадения, число которых равно
2m, где m — число информационных входов-выходов эталонной и контролируемой БИС.
В качестве двунаправленных буферов со схемами совпадения также могут быть использованы микросхемы, причем раздельными входами буферов будут входы DI, раздельными выходами — выходы D а объединенными входами и выходами — выводы DB; первыми и вторыми входами схем совпадения будут входы ВМ и ВШ.
Блок 6 памяти (фиг.5) содержит дешифратор 34 выбора запоминающего модуля, оперативный запоминающий модуль 35 и постоянный запоминающий модуль 36.
В модуле ПЗУ 36 хранятся проверяющие тесты, а модуль ОЗУ 35 используется для хранения начал ных условий, промежуточных данных и результатов контроля.
Блок 9 индикации (фиг.8) содержит дешифратор 48, наборы схем И 49, триггеров 50, преобразователе=ч 51 четырехраэрядного двоичного кода в семисегментный, усилителей 52 и 53 семисегментных диодных матриц.
Количество триггерок 50 и преобразователей 51 одинаково и определяется количеством диодных матриц 53, т.е. объемом выводимой информации, число схем И 49 вдвое меньше. В ка честве триггеров 50 могут быть использованы соответствующие микросхемы, в качестве преобразователей микросхемы ПЗУ, которые заранее программируются, в качестве усилителей
52 — любые мощные транзисторы.
1249518 I
Блок 10 поразрядного сравнения (фиг.9) содержит первый 54, второй
55 и третий 56 модули поразрядного сравнения, каждый из которых состоит, 5 из двухвходовых схем ИСКЛЮЧАЮЩЕЕ ИЛИ, на входы которых попарно подаются сигналы с выходов эталонной и контролируемой БИС. Количество схем ИСКЛЮЧАЮЩЕЕ ИЛИ в каждом из модулей опре- 10 деляется количеством разрядов соответственно адресных, управляющих и информационных. входов-выходов БИС, причем первые и вторые входы первого
54, второго 55 и третьего 56 модулей поразрядного сравнения являются соответственно первыми первой группы входов и вторыми второй группы входов, вторыми первой группы входов и первыми второй группы входов, гретьими 20 первой группы входов, третьими второй группы входов входами блока 10 пораз рядного сравнения, а поэтому модуль
54 содержитп схем ИСКЛЮЧАЮЩЕЕ ИЛИ, модуль 55 - m схем, модуль 56 — К 25 схем, где К вЂ” число управляющих выходов БИС. В качестве триггеров могут быть использованы тактируемые
D-триггеры с установочными входами.
Устройство работает следующим об- ЗО разом (фиг. 10).
После подачи на устройство напряжений питания эталонная и контролируемая БИС устанавливаются в произвольное состояние, запускается генератор 12 тактовых импульсов и начинает выдавать тактовые импульсы на второй, третий и четвертый выходы синхронизацйи"блока 2 управления, а также на входы формирователей 13- 40
15 и на вход формирователя 16, на выходе которого появляются импульсы синхронизации сравнения. В автоматическом режиме работы устройства на выходе формирователя 14 сигнала го- 4> товности поддерживается высокий (разрешающий) уровень, а на выходе формирователя сигнала блокировки 20 — низкий (запрещающий блокировку} уровень..
В исходное состояние устройство приводится нажатием кнопки "Сброс" в формирователе 15 сигнала сброса, после .чего на установочных выходах
1 блока управления возникают импульсы, устанавливающие в известное начальное состояние эталонную и контролируемую БИС, блок 8. обработки прерываний, блок 9 индикации и блок 10 поразрядного сравнения. При этом на втором разрешающем выходе блока 2 управления устанавливается низкий (разрешающий) уровень, на выходе разрешения прерывания низкий (запрещающий) уровень, на выходе запрета прерывания высокий (запрещающий) уровень и на выходе запроса прерывания низкий уровень (нет запроса). Затем с блока 7 задания начальных условий значения констант, соответствующие определенному режиму контроля, записываются в блок 6 памяти, причем на соответствующих входах блока 8 обработки прерываний и блока 10 поразрядного сравнения в это время поддерживаются уровни запрета прерываний и запрета сравнения.
Запись осуществляется следующим образом.
С адресных выходов эталонной БИС
1 через модуль 22 формирования адресных сигналов и адресную шину 4 на входы дешифратора 40 подается адрес выбора блока 7 задания начальных условий, в результате чего на выходе дешифратора 40 появляется сигнал разрешения. Затем с информационных входов-выходов эталонной БИС 1 через модуль 26 формирования информационных сигналов.и информационную шину 5 на входы буферного регистра-фиксатора 38 подается. некоторая определенная комбинация. После этого, по приходу сигнала записи со второго выхода записи блока 2 управления на вход схемы И-НЕ 42, на ее выходе возникает импульс записи, который поступает на разрешающий вход буферного регистра-фиксатора 38 и разрешает запись в него поданной ранее входной комбинации, которая с выходов регис" тра 38 поступает на входы матрицы 37 ключей.
При нажатии одного из ключей матрицы 37 на входы буфера 39 поступает некоторая комбинация, соответствующая нажатому ключу, которая, по приходу сигнала чтения со второго выхода чтения блока 2 управления на входе схемы И-НЕ 41 и с выхода этой схемы на разрешающий вход буфера 39 (считаем, что на выходе дешифратора 40 сигнал разрешения установился ранее), с выходов буфера 39 поступает на информационную шину 5 и запоминается в одном иэ внутренних регистров эталон1249518 ной БИС 1. Затем с адресных выходов эталонной БИС 1 на входы дешифратора
34 и модуля ОЗУ 35 подается адрес выбора блока 6 памяти, а в нем — модуля ОЗУ, а на информационные входы модуля ОЗУ 35 с информационных входов-выходов эталонной БИС 1 поступает комбинация, которая соответствует одному из начальных условий и была 10 записана во внутренний регистр. По приходу сигнала записи с первого выхода записи блока 2 управления на вход записи модуля ОЗУ 35 эта комбинация записывается в него и хранится.
При появлении на информационных выходах блока 7, некоторой определенной комбинации, которая считывается эталонной БИС 1 и соответствует кноп" ке Пуск", на выходах разрешения пре- щ .рывания и запрета сравнения блока 2 управления устанавливаются разрешающие уровни и начинается непосредственно процесс контроля БИС, заключающийся в подаче проверяющих тесто- 25 вых комбинаций с HJ формационных выходов блока 6 памяти через первый 3 и второй 11 блоки двунаправленных передатчиков информационных и адресных сигналов на эталонную и контролируемую БИС. В каждом такте управляющие, адресные и информационные выходы эталонной и контролируемой БИС сравниваются в блоке 10 поразрядного сравнения. При несовпадении в каком-либо такте значений сигналов на одноименных выходах БИС на информационном входе одного из триггеров 60-62 (или двух, или всех трех) появляется логическая "1", которая записывается в 4О триггер по приходу импульса синхронизации, в результате чего на инверсном выходе триггера возникает логический "О", который поступает на один из входов запроса прерывания схемы 45
43 приоритетного прерывания.. !
Поскольку на входе разрешения прерывания схемы 43 разрешающий уровень, происходит сравнение приоритета входа, на который пришел запрос прерывания, с приоритетом, код которого бып записан в схему 43 в исходном состоянии устройства, причем записан был код самого низшего приоритета. Поэтому на выходе прерывания схемы 43 воз- 55 никает сигнал прерывания, который через схему НЕ 46 поступает на стробирующий вход регистра 44 и на его выходе запроса прерывания появляется сигнал низкого уровня, который поступает на вход прерывания блока 2 управления и, инвертируясь на схеме
НЕ 21, с его выхода запроса прерывания поступает на эталонную БИС 1.
Для поддержания этого сигнала в течение нескольких тактов, из-за того, что сигнал прерывания воспринимается только в конце определенных машинных циклов, каждый из которых, состоит из нескольких тактов, в блоке
10 поразрядного сравнения прямые выходы триггеров 60-62 соединены со вторыми входами схем ИЛИ 57-59, в результате чего на информационных вхо- дах триггеров при возникновении ошибки поддерживается уровень логической
"1", а соответственно„ на инверсных выходах — уровень логического "0".
При подтверждении эталонной БИС 1 готовности к приему кода прерывания на входе подтверждения прерывания блока 8 возникает разрешающий импульс и с информационных выходов блока 8 код команды прерывания поступает на информационную шину 5 и через модуль
25 формирования информационных сигналов на эталонную БИС 1. По получении кода команды прерывания эталонная
БИС 1 выдает на запись в блок 6 памяти содержимое своих регистров, в которых находятся адрес и код тестовой комбинации, вызвавшей несовпадение выходов эталонной и контролируемой БИС, при этом на соответствующих входах блоков 8 и 10 устанавливаются уровни запрета прерываний .. сравнения.
После запоминания адреса и кода тестовой комбинации, вызвавшей ошиб- . ку в модуле ОЗУ 35, на информацион- . ные выходы блока 6 памяти из . одуля
ПЗУ 36 поступает следующая тестовая комбинация, которая через модули 25 и 31 формирования информационных сигналов подается на эталонную и контролируемую БИС, а на соответствующих входах блоков 8 и 10 устанавливаются уровни разрешения прерываний и сравнения и продолжается выполнение программы контроля до очередного несовпадения сигналов на выходах эталонной и контролируемой БИС. После окончания контроля информация о тестовых комбинациях, вызвавших ошибки, т.е. несовпадения сигналов на выходах эта1249518 лонной и контролируемой БИС, последовательно выводится из блока 6 памяти на блок 12 индикации. При отсутствии ошибки в работе контролируемой БИС на блоке 12 индикации высве1I t1 чивается комбинация Годен
Формула изобретения
Устройство для автоматического контроля больших интегральных схем, содержащее эталонную микропроцессорную большую интегральную схему (БИС), блок управления, блок поразрядного сравнения, блок памяти и блок индикации, причем первый установочный выход, первый задающий выход, первый выход синхронизации и выход запрета сравнения блока управления сое- 2О динены с соответствующими управляю" шими.входами блока поразрядного срав нения, первые выходы чтения и записи блока управления соединены с входами чтения и записи блока памяти, 25 второй установочный выход и второй выход записи блока управления соединены соответственно с установочным входом и входом записи блока индикации, о т л и ч а ю щ е е с я тем, что, с целью расширения диагностических возможностей за счет анализа ошибок по прерыванию и т овышения быстродействия, оно содержит первый и второй блоки двунаправленных передатчиков информационных и адресных сигналов, блок обработки прерываний и блок задания начальных условий, .причем управляющие выходы эталонной микропроцессорной БИС соединены с первой группой информационных входов блока управления, а ее информационные выходы — с второй группой информационных входов блока управления, второй и третий выходы синхронизации,4 первый разрешающий, первый установочный выходы, выход запроса прерывания и блокирующий выход которого соединены с соответствующими управляющими входами эталонной микропроцессорной БИС и с соответствующими управляющими выходами. устройства, адресные выходы микропроцессорной эталонной БИС соединены с адресными входами первого блока двунаправленных передатчиков информационных и адресных сигналов„ первая группа информационных входов-выходов которого соединена с информационными входамивыходами микропроцессорной эталонной
БИС, разрешающий и задающий входы первого блока двунаправленных передатчиков информационных и адресных сигналов соединены с вторым разрешающим и первым задающим выходами блока управления, адресные выходы первого блока двунаправленных передатчиков информационных и адресных сигналов соединены с адресными входами блока памяти и разрешающими входами блоков задания начальных условий, обработки прерываний и индикации, вторая группа информационных входов-выходов первого блока двунаправленных передатчиков информационных и адресных сигналов соединена с информационными входами-выходами блоков памяти, задания начальных условий, обработки прерываний и с информационными входами блока индикации, входы чтения и записи блока задания начальных условий соединены с вторыми выходами чтения и записи соответственно блока управления, четвертый выход синхронизации, второй установочныи выход, второй выход записи и выходы разрешения и подтверждения прерывания которого соединены с входами синхронизации, установочным,. записи, разрешения и подтверждения прерывания блока обработки прерыванцй, выход прерывания которого соединен с входом прерывания блока управления, вторые разрешающий и задающий выходы которого соединены с разрешающим и задающим входами второго блока двунаправленных передатчиков информационных и адресных сигналов, адресные и информационные выходы которого соединены соответственно с первыми и вторыми информационными входами первой группы вхо,дов блока поразрядного сравнения, а первая группа информационных входов второго блока двунаправленных передатчиков информационных и адресных сигналов соединена с второй группой информацчонных выходов первого блока двунаправленных передатчиков информационных и адресных сигналов и с первыми информационными входами второй группы входов блока поразрядного сравнения, вторые информационные входы второй группы входов которого соединены с выходами адреса первого блока двунаправленных передатчиков
1249518
12 информационных и адресных сигналов, третьи информационные входы второй группы входов блока поразрядного сравнения соединены с управляющими выходами микропроцессорной эталонной
БИС, а выходы блока поразрядного сравнения соединены с входами приоритетных запросон блока обработки прерываний, третьи информационные Ip входы первой группы входов блока поразрядного сравнения соединены с управляющими входами контролируемой
БИС, адресные входы и информационные входы-выходы контролируемой БИС соединены соответственно с. адресными входами и второй группой информационных входов-выходов второго блока двунаправленных передатчиков информационных и адресных сигналов, при- 20 ,чем блок управления содержит генератор тактовых импульсов, формирователь сигналов чтения, записи и подтвержде. ния прерывания, формирователь сигнала готовности, формирователь сигна- 25ла сброса, формирователь сигнала синхронизации. сравнения, дешифратор управляющих сигналов, три элемента
НЕ и формирователь сигнала блокировки, причем первый-третий выходы генератора тактовых импульсов являются соответственно вторым-четвертым выходами синхронизации блока управления, третий выход генератора тактовых импульсов .соединен с первыми входами формирователя сигналов чтения, записи и подтверждения прерывания и формирователя сигнала готовности и с входами формирователя сигнала сброса и формирователя сигнала синхронизации сравнения, вторая группа информационных входов блока управления образует второй вход формирователя сигналов чтения, записи и подтверждения прерывания, первыйпятый выходы которого являются соответственно первым выходом чтения, первым выходом записи, вторым выходом чтения, вторым выходом записи и выходом подтверждения прерывания блока управления, первая группа информационных входов блока управления подключена к входам дешифратора управляющих сигналов, первый выход которого соединен с третьим входом формирователя сигналов чтения, записи и подтверждения прерывания, второй-четвертый выходы дешифратора управляющих сигналов являются соответственно вторым разрешающим, первым задающим выходами и выходом разрешения прерывания блока управления, а пятый выход дешифратора управляющих сигналов соединен с вторым входом формирователя сигнала готовности, выход которого являегся первым разрешающим выходом блока управления, первый и второй выходы формирователя сигнала сброса являются соответственно первым и вторым установочными выходами блока управления, выход формирователя сигнала синхронизации сравнения является первым выходом синхронизации блока управления, а выход формирователя сигнала блокировки является выходом блокировки блока управления, третий и четвертый выходы дешифратора управляющих сигналов соединены соответственно с входами первого и второго элементов НЕ, выходы которых соответственно являются вторым задающим выходом и выходом запрета сравнения блока управления, вход третьего элемента НЕ является входом прерывания блока управления, и выход — выходом запроса прерывания блока управления.
1249э18
1249518
1249518
1 е
1249518
1«ювусйсеюбс cses.
Here веюа ни« бка юб»
Ля«и«болен«с сесюеоемис иснюффмсюнбе
R«m
C6jee аа
И«каска« сосеюо«ни» сто«ба ба
Cwsmsrlaas«rcrcrsrroюфмм с бмксаоб фааа юме начал«им« и«фобий
ferns м нфюююююююююююм к но бмвасаю бвана F
sue« еаююсюс и« началфемв rrcrrocuu е блок баа еюи
Кфмбинацмф авск а вснюаиобаа уазфсюм«нмф аЯ«ембаамд и суабиеииб бссаача ею«с в ксючбмнааме о 6so«a 6«or«ecru иа юфююа юееуюе ивою и бсеюм нссобиеае и и с
Ямачфиий набейщак 6ИС
Сч мюифоии« сэеюоююониойбйС
«Юаа «ф«фмфа.нне с 6sorrcL 8
o6po6omsu еУ«емЬанмб
be«еюесео° uc cosr6awouuu бюлЯ Веааиимв sasoc«rrrrr молоемм еоааннею
Мскюамое«а еаер«еюа np«rrrsr° аимд и оба«немая
Мюс ело месеюе веюмл бм мес а й«ею
p6rra6omsa ююясясюеамма баюи сф меамяючаммм ебемюм бее е 6so«каююеемю б
Noблеке бмианкечмм c«r«6«амяеееюсе с» Брав еосл
° аюмеююфююе Есюеаамюесф и
° юаююме еб сюююююбкав Юа leo«« меамеацмм емсефМмааеюе в rr аююююиюфелэ юЦЮмюафеючюс начал«миф
Vcco5rr6c
kcccg кон Я
° сюе. бб
Составитель Д.Ванюхин
Редактор НюЕгорова Техред 0.1 oðòâ Ä .Корректор C:Шекмар
Заказ 4326/50 Тира>к 671 Подписное
ВНИИПИ Государственного комитета СССР по .делам изобретений и открытий
113035, Иосква, Ж-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, г.у кгород, ул.Проектная, 4
