Накапливающий сумматор

 

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ и цифровых устройствах автоматики. Цель изобретения - упрощение сумматора. Накапливающий сумматор содержит в каждом разряде элемент ЗИ-ИЛИ-НЕ, элемент 4И-ИПИ-НЕ и D-триггер. В исходном состоянии на прямых выходах D-триггера нечетных разрядов присутствует сигнал логического нуля, на инверсных - сигнал логической единицы . Запись в сумматор осуществляется подачей логической единицы на . вход записи накапливающего сумматора. При этом на D-вход D-триггера в нечетньтх разрядах сумматора поступает прямое значение суммы данного разряда, в четных разрядах сумматора - инверсные значения суммы данного разряда. Съем информации с накапливающего сумматора производится с прямых выходов D-триггеров в нечетных разрядах и с инверсных выходов D-триггеров - в четных разрядах сумматора. 1 ил . % (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

yD4 G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3827585/24-24 (22) 19.12.84 (46) 15.08.86. Бюл. № 30 (72) Ф.Ф.Мингалеев и В.К.Мухамедеева (53) 681.325.5 (088.8) (56) Авторское свидетельство СССР № 627478, кл. G 06 F,7/50, 1978.

Тарабрин Б.В ° и др. Справочник по интегральным микросхемам. М.:

Энергия, 1981, с,741, рис.5-250. (54) НАКАПЛИВА10111ИЙ СУММАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ и цифровых устройствах автоматики. Цель изобретения — упрощение сумматора.

Накапливающий сумматор содержит в каждом разряде элемент ЗИ-ИЛИ-НЕ, .80,»1251069 . А1 элемент 4И-ИЛИ-НЕ и D-триггер. В исходном состоянии на прямых выходах

D-триггера нечетных разрядов присутствует сигнал логического нуля, на инверсных — сигнал логической единицы. Запись в сумматор осуществляется подачей логической единицы на . вход записи накапливающего сумматора.

При этом на D-вход D-триггера в нечетных разрядах сумматора поступает прямое значение суммы данного разряда, в четных разрядах сумматора — инверсные значения суммы данного разряда. Сьем информации с накапливающего "сумматора производится с прямых выходов D-триггеров в нечетных разрядах и с инверсных выходов D-триггеров — в четных разрядах сумматора. 1 ил.

15 ао

Изобретение относится к вь1числительной технике и может бьггь использовано в процессорах 3BN и цифровых устройствах автоматики.

Цель изобретения — упрощение сумматора.

На чертеже представлена функционалт ная схема двух разрядов накапливающего сумматора.

Сумматор содержит в каждом разряде элементы ЗИ-ИЛИ-HEt 4И-ИЛИ-НЕ

1 и 2, D -триггер 3, выходы 4 переноса и инверсии переноса, вход 5 записи сумматора, установочный вход 6 сумматора, выход 7 соответствующего разряда сумматора, вход 8 соответствующего разряда первого операнда, Накапливающий сумматор работает следующим образом.

В исходное состояние сумматор приводится подачей сигнала логичес— кого нуля (низкий потенциал) на установочный вход 6 сумматора.

В исходном состоянии на прямом выходе Э -триггера 3 нечетных разрядов присутствует сигнал логического "нуля" (низкий потенциал), на инверсном выходе — сигнал логической

tt tt единицы (высокий потенциал) сооТ, ветственно, а на прямом выходе

D-триггера 3 четных разрядов присутствует сигнал логической "едини11 цы, на инверсном выходе — сигнал логического нуля соответственно.

Запись в сумматор осуществляется подачей сигнала логической "единицы" (высокий потенциал) на вход записи 5 сумматора во всех разрядах.

При этом на информационный 3 -вход

В-триггера 3 в нечетных разрядах сумматора поступает прямое значение суммы данного разряда, а в четных,разрядах сумматора — инверсное значение суммы данного разряда.

На входы комбинационной суммирующей схемы (элементы ЗИ-ИЛИ- НЕ и 4И-ИЛИ-НЕ 2) требуется подавать сигналы слагаемых с чередованием по разрядам: или на четные. разряды подаются прямые сигналы, а на нечет ные — инверсные, или наоборот. В этом случае в каждом двоичном разряде сумматора достаточно иметь или только прямой, или только инверсный сигнал переноса единицы в следующий разряд, что приводит к сокращению оборудования. При подаче на входы суммирующей схемы инверсных сиг251069 т налов слагаемых. на выходах его формируются прямые сигначы суммы и пере1 носа, При подаче на входы суммирующей схемы прямых сигналов слагаемых на выходах его формируются инверсные сигналы суммы и пер .носа.

Суммирующая схема работает в соответствии с известными законами двоичного сложения °

С з = а Ь tt а,Г1 Ь„С,, Б =С, С V(. а,чС b (а h С

1 2 о 3 1g 1 1

2 g,3 „, С за2 /С,ЗЬ V 2 h С,1 где а и b — слагаемые;

C u S — перенос и сумма соответственно.

При выполнении вычитания слагаемое в обратном коде поступает на входы 8 накапливающего сумматора, а на вход элемента ЗИ-ИЛИ-HE (С,,) младшего разряда сумматора подается единица, т.е. на входах сумматора образуется дополнительный код слагаемого. При этом при выполнении вычитания на вход элемента ЗИ-ИЛИ-НЕ

ЗО (С„,) младшего разряда сумматора подается сигнал логического нуля" (низкий по-енциал), а в остальное время — сигнал логической единицы (высокий потенциал).

Съем информации с накапливающего сумматора производится с прямых выходов D-триггеров у нечетных разрядов, а с инверсных выходов D-триггеров у четных разрядов.

Формула изобретения

Накапливающий сумматор, содержа-

45 щий в каждом разряде элемент

3 И-ИЛИ-HF. элемент 4 И-HJIH-НЕ и

D-триггер, причем выход элемента

ЗИ-ИЛИ-НЕ каждого разряда сумматора соединен с первыми входами первой, второй и третьей групп входов

50 элемента 4И-ИЛИ-НЕ того же разряда, с первыми входами первой и второй групп входов элемента ЗИ-ИЛИ-НЕ, с вторым входом первой группы входов и первым входом четвертой группы

55 входов элемента 4И-ИЛИ-НЕ последующе го разряда, второй вход первой группы входов и первый вход третьей группы входов элемента ЗИ-ИЛИ-НЕ и

Составитель M.Eñåíèíà

Редактор Т.Митейко Техред О.Сопко

Корректор А.Обручар

Заказ 4411/45 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород. ул. Проектная, 4

3 1251069 4 вторые входы третьей и четвертой геров всех разрядов соединены с групп входов элемента 4И-ИЛИ-НЕ каж- входом записи сумматора, R -входы дого нечетного разряда сумматора D-триггеров нечетных разрядов соедисоединены с инверсным входом соот- нены с установочным входом сумматоветствука его разряда входного операн- ра, отличающийся тем, да сумматора, второй вход первой что, с целью упрощения сумматора, группы входов и первый вход третьей инверсный выход D-триггера каждогруппы входов элемента ЗИ-ИЛИ-НЕ и го разряда соединен с вторыми входавторые входы третьей и четвертой ми второй и третьей групп входов групп входов элемента 4И-ИЛИ-НЕ каж 10 элемента ЗИ-ИЛИ-НЕ, вторым входом дого четного разряда соединены с второй группы входов и третьим вхопрямым входом соответствующего раз- дом четвертой группы входов элеменряда входного операнда сумматора, та 4И-ИЛИ вЂ  того же разряда, уставыход элемента 4И-ИЛИ-НЕ каждого не- новочный вход сумматора соединен с четного разряда соединен с В -вхо- 15 Я-входами Р-триггеров четньи разря; дом D-триггера соответствующего раз- дов, инверсные выходы которых сое-. ряда, прямой выход которого соеди- динены с выходами соответствуняцих нен с выходом соответствующего раз- разрядов сумматора. ряда сумматора, С-входы Э -триг