Запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменной длины, но не большей, чем разрядность ячейки памяти. Целью изобретения является упрощение устройства. Ограничивается число вариантов расположения слов различной разрядности в ячейке памяти. Вид варианта устанавливается заранее, кодируется и записывается в дополнительных разрядах ячейки памяти. Этот код в совокупности с адресом младшего байта считьшаемого или записываемого слова однозначно определяет разрядность этого слова. Устройство содержит накопитель, регистры адреса записи и считьгаания, два дешифратора, шифратор, коммутатор , четыре группы элементов И, три группы элементов ИЛИ, инверторы. 6 ил. (Л с INO ел VI СП

СОЮЗ С(:ЕЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19} (10 (51) 4 G 11 С 11/00 OllHCAHHE ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕ1 ЕЛЬСТВУ, 1З

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3772871/24-24 (22) 16.07.84 (46) 15,08,86а Бюл, № 30 (71) Ленинградский ордена Ленина политехнический институт им. М.И. Калинина (72) А.А. Авдюхин и Г.Ф. Эпштейн (53) 681.327.66(088.8) (54) ЗАПОМИНАИЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменной длины, но не большей, чем разрядность ячейки памяти. Целью изобретения является упрощение устройства.

Ограничивается число вариантов расположения слов различной разрядности в ячейке памяти. Вид варианта устанавливается заранее, кодируется и записывается в дополнительных разрядах ячейки памяти. Этот код в совокупности с адресом мпадшего байта считываемого или записываемого слова однозначно определяет разрядность этого слова. Устройство содержит накопитель, регистры адреса записи и считывания, два дешифратора, шифратор, коммутатор, четыре группы элементов И, три группы элементов ИЛИ, инверторы.

6 ил.

Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменной длины.

Цель изобретения — упрощение устройства.

Информация о разрядности слав ко- дируется в дополнительных разрядах ячейки памяти накопителя. Пусть К— максимальное число байтов, которое может быть размещено в ячейке памяти.

Будем располагать в ней слова длиной х байтов (;Е. х; < К). Число способов.

1! которыми можно расположить в ячейке памяти накопителя слова данного набора, равно числу p)K) способов, которыми можно представить натуральное число К в виде суммы натуральных чисел. Введем в ячейку памяти 1. цополнительных разрядов, в которых эакодируется номер комбинации групп слов в ячейке. Если на расположение слов наложить такое ограничение, чтобы в одной ячейке слова меньшей разрядности располагались всегда правее слов большей разрядности, то номер комбинации Е, записанный в дополнительных разрядах, в совокупности с адресом младшего байта выбираемого (записываемого) слова однозначно определяет разрядность слова.

На фиг. 1 приведена структурная схема запоминающего устройства; на

I фиг, 2 — функциональная схема блока синхронизации; на фиг. 3 — структурная схема коммутатора; на фиг. 4— функциональная схема узла, образо— ванного первым дешифратором и шифратором; на фиг. 5 — пример размещения в ячейке слов для К = 4; на фиг. 6— временная диаграмма работы устройства, Устройство (фиг. 1) содержит накопитель 1, регистр 2 адреса ячейки памяти, регистр 3 адреса байта, регистр 4 записи, K+1 групп усилителей 5 и б считывания, причем число усилителей 5 считывания в группах с первой по К -ю равно разрядности байта ш, а число усилителей 6 считывания в ((+1)-й группе равно 1, K групп элементов И 7 и 8 считывания и записи, k групп входных 9 и выходных 10 элементов И, элементы И 11 маскирования считывания и элементы И 12 маскирования записи, К +1 групп элементов ИЛИ 13 и 14 записи, групп элементов ИЛИ 15 коммутации, 1)75 2 первый 1б и второй 17 дешифраторы, шифратор 18, коммутатор 19, элементы ИЛИ 20 стробирования, инверторы 21, элементы И 22 начального заполнения и блок 23 синхронизации.На фиг. 1 показаны также первая 24 и вторая 25 группы входов первого дешифратора 16, выходы 26 шифратора 18, информационные 27 и управляющие 28 !

О входы и выходы 29 коммутатора 19, информационные входы-выходы 30 устройства, информационные входы 31 начального заполнения, адресные входы 32, управляющие входы 33-35 вы!

55 борки, з аписи и з аполнения, тактовые входы 36 и выходы с первого по десятый 38-47 блока синхронизации.

Функциональная схема блока 23 синхронизации изображена на фиг. 2.

Блок содержит элементы И 48-51, элементы ИЛИ 52-54 и одновибратор 55 с задержкой на входе. Обозначим синхросигналы, поступающие по тактовым входам Зб, С1-С4, а сигналы на входах 33-35 и выходах 38-47 — U -11 и

3IF

U -U4 . Выходные сигналы блока 3- определяются следующими выражениями:

U s = U A (C2 ч СЗ), U — (П, v U ) A — С31 Ug4 = С4; 13!2 С2 Ч CÇ; U g = (U, vU> ) A (С2 Ч СЗ) U4 = U„n(C2vCÇ) °

Длительность сигнала U > и его задержка относительно начала такта выбираются таким образом, чтобы обеспечить максимальное отношение сигнал/ при считывании с магнитного накопителя 1.

Накопитель 1 может быть реализован по любой из известных схем магнитных накопителей. Он содержит (Km+1) -разрядные ячейки .памяти и дешифратор адреса, входы которого являются адресными входами накопителя.

Усилители 5 и 6 считывания предназ начены для амплитудной селекции сигналов с выхода накопителя и формирования их по длительности. Кажцый усилитель имеет два управляющих входа °

Сигнал на первом управляющем входе определяет длительность выходного сигнала, фронт сигнала на втором управляющем входе определяет момент приема сигнала с выхода накопителя. Целесообразно применить стандартные усилители считывания с триггерным выходом для магнитных накопителей, например КИ170УЛ11. В этом случае триггер регистра числа и усилитель считыва1251 ния представпяют собой конструктивно единый узел, называемый далее усилителем считывания.

Допустим, что младшие разряды слова должны размещаться в младших разрядах числовой шины. Тогда при выполнении выборки иэ ячейки, содержащей несколько слов; выбираемое слово должно сдвигаться на Ьт разрядов вправо, где h — содержимое регистра 3 г0, адреса байта. При записи слово из младших разрядов числовой шины должно быть сдвинуто на hm разрядов влево.

Для выполнения требуемых сдвигов служит коммутатор 19. г5

Коммутатор содержит (фиг. 3) К групп двухвходовых элементов И 56.

Первая группа элементов И, предназначенная для коммутации слова без сдвига (когда h = О), содержит Km элемен-Ы тов И. Вторая группа, служащая для коммутации слова со сдвигом íà m разрядов (h= 1), содержит (К-1)m элементов И. i-я группа, служащая для передачи слова со сдвигом íà (i-1)ггг 25 разрядов, содержит (К-i+1)m элементов И. Последняя К-я группа, осуществляющая передачу со сдвигом на m(K-1) разрядов, состоит из m элементов И.

В примере на фиг. 3 К = 4. 30

Входы 27 блока 19 являются информационными. Первый вход j-ro элемента И 56 каждой группы соединен с j-м входом из информационных входов 27.

Всего имеется Km информационных вхо- З дов, причем каждая из групп 27.1-27.4 этих входов соответствует одному байту.

Вторые входы элементов И 56 каждой .

Ф иэ К групп объединены и подключены 4р к одному иэ К управляющих входов 28, которые соединены с выходами дешифратора 17. Выходы j-ro элемента И i-й группы через элементы ИЛИ 57 подключены к ((i-1)m+j)-му выходу 29 ком 45 мутатора. Каждая из групп 29.1-29.4 выходов коммутатора соответствует одному байту и состоит из m выходов..

Нумерация входов 27 и выходов 29 блока 19, групп элементов И 56, а также элементов И 56 внутри каждой группы ведется сверху вниз. Нумерация управляющих входов 28 ведется слева направо.

На фиг. 4 приведена функциональ- у йая схема узла, образованного дешифратором 16 и шифратором 18. Блок 16 содержит дешифратор 58 с инверсным

175 c$ выходом. В зависимости от кода на ин— формационных входах 24 и 25 дешифратора на одном из его выходов устана»ливается нулевой сигнал. При этом на синхронизирующих входах дешифратора 58 должен быть нулевой сигнал. В противном случае на всех выходах де— шифратора устанавливаются единичные сигналы. Так функционирует, например, стандартный дешифратор К155ИДЗ. Поэтому блок 16 включает ннвертор 59, выход которого подключен к синхронизирующим входам дешифратора 58, а вход инвертора является синхронизирующим входом блока 16 и подключен к управляющему выходу U4 блока 23 синхронизации. По этой же причиие шифратор 18 (фиг. 4) выполнен на элементах И-НЕ 60. Выходы 26 элементов 60 являются выходами шифратора.

Узел, образованный блоками 16 и

18, предназначен для формирования маски, с помощью которой при выполнении операции выборки на информационные входы-выходы 30 устройства поступает только выбираемое слово.

При выполнении операции записи с помощью маски блокируется регенерация инфорглации в тех байтах, куда должно быть записано вводимое слово, а на входы регистра 4 поступает только информация, находящаяся в пределах формата записываемого слова. Маска, сформированная на выходе блока 18, должна содержить столько нулей, сколько байтов содержит выбираемое (записываемое) слово, причем расположение нулей в маске должно соответствовать расположению слова в ячейке памяти накопителя.

Пример. Пусть максимальное число. байтов в ячейке памяти К = 4, разрядность указателя Z формата 1 =-2, т.е. Z 3. Адрес Х мпадшего байта выбираемого слова также имеет разрядность n = 2 и ограничен величиной х 3. Именно этому примеру соответствует схема на фиг, 4.

Допустим, что возможны четыре варианта расположения слов в ячейке, приведенные на фиг. 5.

При Е = 00 в ячейке располагается слово разрядностью 4ш и всегда адрес мпадшего байта Х = 00. При Z = — 01 в ячейке располагается два сло-. ва разрядностью по 2m с адресами Х

= ОО и Х = 10. При Z = 10 в ячейке располагается два слова разрядностью!

25!175

m и 3m с адресами соответственно Х

= 00 и Х 01. При Е 11 в ячейке располагается четыре слова разрядностью m с адресами Х = ОО, Х, = 01, Таким образом, в этом примере на входах блока 16 возможно 9 различных кодовых комбинаций и им соответствуют следующие комбинации на выходах блока 18:

Код на входах дешифратора 16

Х„- Х„б Х„

00 00

01 00

Код на выходе дешифратора 18

7,гу

ОООО I5

II00

10

00!1

10 00

10 01!

1!О

0001

Il 00 11!О

1 101

11 01

ll 10

II 11

I0I1

0!Ii

Такое преобразование кодов осуществляется блоками 16 и !8 за счет соединений выходов блока 16 с входами элементов 60 блока !8, показанных на фиг. 4. 35

Работа устройства по фиг. поясняется временной диаграммой изображенной на фиг. 6, где Сl-С4 — синхросигналы первого-четвертого тактов, .поступающие по входам 36 тактового 10 питания; U„ — сигналы на i-й управляющей шине; 7 — сигналы на выходах j блока по фиг.

В режиме выборки устройство находится при 11 1 и П = U О и И 35 (цикл Т, фиг в 6) . Сигналом U< = C l код Х, поступающий по адресной шине 32, записывается в регистры 2 и 3, в результате коды на их выходах принимают значения:

Г1 Й пд ) = Х г Г1: nä);

7 fl n ) - "Х fn+1:и + nÄ где и> и и — разрядность адреса ячейки памяти и адреса байта.

Во втором такте сигналом U считы- 55 вается ячейка памяти накопителя по адресу Х = У . С момента установления строба U4 на вторых управляющих

4г входах во втором такте и до момента окончания сигналов на первых управляющих входах усилителей 5 и 6 считывания, т.е. до конца третьего такта (сигналы Б4„ и П „через элементы

HJM 20), на выходах 46 усилителей считывания присутствуют сигналы, соответствующие содержимому выбранной ячейки. Указатель формата Z(X>) из ячейки по адресу ХА поступает на входы 24 дешифратора 16, на других входах 25 которого присутствует адрес байта Х » У . С момента установления на выходе дешифратора 16 сигналов, соответствующих кодам Х и Z(X„), шифратором 18 формируется маска, сиг калы которой через инверторы 21 поступают на входы элементов И !1, открытые сигналом U по своим вторым входам. В результате отпираются те группы элементов И 7, которые находятся в пределах формата выбираемого слова. Через элементы ИЛИ !5, одну из групп элементов И 56 блока !9, открытую сигналом с выхода дешифратора 17, и открытые сигналом U элементы И 10 выбранное слово во втором такте поступает в младшие разряды числовой шины 30, где этот код удерживается до конца третьего такта. В начале третьего такта сигналом U ! все содержимое ячейки памяти накопителя через элементы ИЛИ 13 и 14 записывается в регистр 4. В четвертом такте сигналом U эта информация регенерируется в той же ячейке памяти накопителя. Таким образом, в течение третьего такта выбранное слово может быть воспринято другими устройствами, подключенными к числовой шине 30.

Пусть, например, требуется выбрать

4 слово Х! иэ ячейки, имеющей указатель формата K = 01 (фиг. 5) . Это слово имеет разрядность два байта и адрес младшего байта Ха = 10, В ре- зультате считывания ячейки во втором такте на входах дешифратора 16 устанавливается код Х»rXг = 7 о 7з O I 10.

Согласно приведенйой таблице преобразования кодов иа вь ходе шифратора 18 устанавливает» я код 7 = 0011, а на выходах инверторов 21 — код

7г< = 1100 т.е. сигналами с выходов элементов И 11 открываются две группы элементов И 7, соответствующие двум старшим байтам. Сигнал с выхода дешифратора 17 в соответствии с ад10

7 1?5! ресом байта X = 10 поступает на тре6 тий из управляющих входов 28 блока 19 (фиг. 3) . Открываются элементы И 56 третьей группы, и два старших байта содержимого выбранной ячей- ки с входов 27.1 и 27.2 блока 19 коммутируются на выходы 29.3 и 29.4 и далее в числовую шину 30.

При U>< — 1 и U35— ство находится в режиме записи (цикл Т, фиг. 6). Отличием этого режима от режима выборки является то, что в процессе записи необходимо обнулить те разряды выбранной ячейки, куда записывается слово, а содержи— мое остальных разрядов должно быть сохранено. Для этого сигналы, стробирующие входы усилителей 5 считывания, формируются элементами ИЛИ 20 под действием выходных сигналов шифрато- 0 ра 18, а сигнал Use при этом не формируется.

В первом такте операции записи сигналом U„o адрес ячейки памяти и адрес байта записываются в регистры 2 и 3.

Во втором такте считывается ячейка памяти накопителя по адресу Х

=72 сигналом Б4з . С момента установления сигнала U4, и до момента окон- З0 чания сигнала U). Так же, как и при считывании блоками 16 и 18, формируется маска, соответствующая коду

Х оХ вЂ” r УЗ вЂ” Z(X ) o Х . Сигналы маски с выходов элементов ИЛИ 20 поступают на первые управляющие входы усилителей 5 считывания. Это приводит к тому, что на входах регист- 40 ра 4 к началу третьего такта с выходов усилителей считывания через элементы ИЛИ 13 поступают сигналы только тех разрядов, содержимое которык остается неизменным. Разряды, в ко- 45 торые должно быть записано слово, таким образом, не стробируются, н на соответствующих выходах усилителей к началу третьего такта устанавливается нулевой сигнал. 50

Одновременно с выходов,инверто- ров 21 проинвентированные сигналы шифратора поступают на входы элементов И !2, открытые по своим вторым входам сигналом 0 . Выходные сигналы ss элементов И !2 отпирают те группы элементов И 8, которые находятся в пределах формата записываемого слова.

175 8

Записываемсе слово из младших разрядов числовой шины 30 через открытые сигналом 11, элементы И 9, одну из групп элементов И 56 коммутатора 19, открытую сигналом с выхода дешифратора 17, открытые элементы И 8 и элементы ИЛИ 13 поступает на входы регистра 4. Указатель формата с выходов усилителей 6 через элементы ИЛИ 14 поступает на входы регистра 4 так же, как и в режиме считывания.

В третьем такте вся информация, подлежащая записи в накопитель, сигналом (1 записывается в регистр 4.

В четвертом такте сигналом U содер4t жимое регистра 4 переписывается в ячейку памяти накопителя по адресу

Х = У .

Пусть, например, требуется записать новую информацию в позиции слова Х,, т.е. в два старших байта ячейки с указателем формата Z = 01 (фиг. 5). Это слово имеет адрес младmего байта Xe = !О. В результате считывания ячейки по адресу ХА во втором такте на входах дешифратора !б устанавливается код Х 4оХ = УбоУ

0110, на выходах шифратора 18 код У.,ц = 0011 и на выходах инверторов 21 — код Уд = 1100. Это значит, что единичные сигналы присутствуют на первых стробирующих входах тех усилителей 5, которые соответствуют .двум младших байтам, т.е. слову х„о из той же ячейки, и слово х поступал<о ет на входы регистра 4. Кроме того, сигналами У, = !100 открываются те элементы И 8, которые соответствуют двум старшим байтам.

Сигналом с выхода дешифратора 17 в соответствии с адресом байта Х

10 открывается третья группа элементов И 56 блока 19 (фиг. 3). Сло..t во::, из двух младших байтов числовой шины, поступающее в режиме записи на входы 27.1 и 27.2, коммутируется на выходы 29.3 и 29.4 блока 19, т.е. со сдвигом влево. Через открытые элементы И 8 и элементы ИЛИ 13 слово х поступает на входы регистра 4. В

t третьем такте вся информация с выходов элементов ИЛИ 14 и 13 записывается в регистр 4. На его выходах форI мируется код У = Z(X>) о х ох, ко о торый и записывается в ячейку накопителя по адресу Х . Таким образом, в результате выполнения операции записи в два старших байта выбранной

9 12511 ячейки записывается новое слово х,, а содержимое остальных разрядов не изменяется. В рассмотренных режимах значение указателя формата Z оставалось неизменным, 5

При зь з ство находится в режиме начального заполнения, Предполагается, что запись указателя формата осуществляется однократно перед началом решения 10 задачи одновременно с записью в память программы и исходных данных. На фиг. 6 (цикл Т, ) приведен пример за- писи информации за один цикл во все разряды ячейки. В первом такте цикла 15

Т производится запись адреса ячейкй Х в регистр 2 и адреса байта в регистр 3 сигналом Уг . При этом должно быть Х = Х (и+1:и, + п„, = О, чем обеспечивается обнуление регистра 3 >О (У> "- О). При этом U g = Uq< = О. Так как Уэ = О и U< = О, то на входах дешифратора 16 в течение цикла Т> присутствуют нулевые сигналы, т.е. для примера по фиг. 4 и 5 код Х „ Х

0000, что согласно приведенной таблице преобразования кодов блоками 16 и 18 обеспечивает на выходе шифратора 18 формирование. кода У,> =

= 0000, Это, в свою очередь, опреде- 30 ляет значения сигналов на .выходах элементов 20 и 21 соответственно У = О

2о

И y„=l °

Отсутствие сигналов на первых управляющих входах усилителей 5 и 6 считывания обеспечивает нулевое значения сигналов на их вьгходах, т,е. считанная из ячейки информация не регенерируется. Одновременно сигналами П и U< открываются элементы И 9, 40

12 и 22. Так как У, = 1, то все элементы И 8 также открыты. Так как Уа Х = 00, то сигналом с выхода дешифратора 17 открывается первая группа элементов И 56 коммутатора 19 (фиг. 3), предназначенная для коммутации Кш разрядов без сдвига. Сигналы иэ числовой магистрали через открытые элементы И 9, элементы ИЛИ 15, коммутатор 19, открытые элементы И 8 gp и элементы ИЛИ 13 поступают на входы регистра 4, С входа 31 через открытые элементы И 22 и элементы ИЛИ 14 сигналы нового значения указателя формата поступают на входы регистра 4, В у третьем такте зта информация записывается в регистр 4 сигналом U >, а в четвертом такте сигналом 11 информа-.

75 ция переписывается в ячейку памяти накопителя по адресу Хд = У . На этом цикл начального заполнения заканчивается.

Ф о р м у л а и з обретения

Запоминающее устройство, содержащее накопитель, регистр адреса ячейки памяти, регистр адреса байта, регистр записи, К+1 групп усилителей считывания, где К вЂ” число байтов в ячейке памяти накопителя, по К групп элементов И считывания, записи, входных и выходных, элементы И маскирования считывания, элементы И маскирования записи,К+1 групп элементовИЛИ запкси К групп элементов ИЛИ записи,К групп элементов ИЛИ коммутации, первый и, второй дешифраторы, шифратор, коммутатор и блок синхронизация, причем выходы регистров адреса ячейки памяти и записи подключены соответственно к адресным и числовым входам накопителя, выходы которого подключены к информационным входам соответствующих усилителей считывания, выходы которых подключены к первым . входам соответствующих элементов ИЛИ записи, выходы которых подключены к информационным входам регистра записи, вторые входы элементов ИЛИ записи с первой по К-ю групп соединены с выходами соответствующих элементов И записи, выходы усилителей считывания с первой по К-ю групп подключены к первым входам соответствующих элементов И считывания, первые входы входных и выходы выходных элементов И являются числовыми входами-выходами устройства, информационные входы коммутатора соединены с выходами соответствующих элементов ИЛИ коммутации, выходы коммутатора соединены с первыми входами соответствующих элементов И записи, первые входы элементов ИЛИ коммутации соединены с выходами соответствующих входных элементов И, выходы первого дешифратора подключены к входам шифратора, управляющие входьг коммутатора соединены с. выходами второго дешифратора, входы которого подключены к выходам регистра адреса байта, первые входы элементов И маскирования считывания и вторые входы выходных элементов И соединены с первым выходом блока синхронизации, первые входы элемен1251275 тов И маскирования записи и вторые входы входных элементов И соединены с вторым выходом блока синхронизации, управляющие входы регистра адреса ячейки памяти и регистра адреса байта соединены с третьим выходом блока синхронизации, управляющие входы регистра записи и первого дешифратора соединены соответственно с четвертым и пятым выходами блока синхрони.зации, первый и второй управляющие входы накопителя соединены с шестым и седьмым выходами блока синхронизации, входы регистра адреса ячейки памяти и регистра адреса байта явля- 25 ются адресными входами устройства, первый, второй, третий входы и группа входов блока синхронизации являются соответственно входами выборки, записи, заполнения и тактовыми входами 2О устройства, отличающееся тем, что, с целью упрощения устройства, оно содержит элементы ИЛИ стробирования, инверторы и элементы И начального заполнения, выходы усилителей считывания (К+1)-й группы подключены к входам первой группы первого дешифратора, к входам второй группы которого подключены выходы регистра адреса байта, выходы шифра- ЗО тора подключены к входам соответствующих инверторов и к первым входам соответствующих элементов ИЛИ стробирования, вторые входы которых соединены с первым выходом блока синхронизации, выходы инверторов подключены к вторым входам соответствуюших элементов И маскирования считывания и маскирования записи, выходы которых подключены к вторым входам элементов И считывания и записи соответствующих групп, вторые входы эле" ментов ИЛИ коммутации с первого по

Km-й, где т — разрядность байта, соединены с выходами элементов И считывания с Km — го по первый, выходы коммутатора с первого по Km-й соединены с вторыми входами выходных элементов И с Km-го по первый, первые входы элементов И начального заполнения являются соответствующими входами начального заполнения устройства, вторые входы соединены с восьмым выходом блока синхронизации, а выходы подключены к вторым входам (К+1)-й группы элементов ИЛИ записи, первые управляющие входы усилителей считывания с первой по К-ю групп соединены с выходом соответствующего элемента ИЛИ стробирования, первые управляющие входы (K+I)-й группы усилителей считывания соединены с девятым выходом блока синхронизации, вторые управляющие входы усилителей считывания соединены с десятым выходом блока синхронизации.

1251)75!

251175 . газ

pro 3

2б

t

Ф

t и, и»

I/ðó

Ур б

Уу

У

Уф

Vy

Составитель А, Дерюгин

Редактор А. Огар Техред Й.Гайдоа Корректор А. Тяско

Заказ 4419/51 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. ужгород, ул. Проектная, 4