Устройство для регенерации информации в блоках памяти микропроцессорной системы

 

Изобретение относится к вычислительной технике и может быть использовано в оперативных запоминающих устройствах динамического типа. , Цель изобретения - повышение быстродействия устройства. Устройство содержит первый и второй анализаторы текущего состояния микропроцессора, первый и второй блоки местного управления , первый и втор й формирователи импульсов, счетчик и мультиплексор . Работа устройства заключается в том, что регенерация информации производится в моменты простоя микропроцессора в режимах выполнения команд Ожидание, Останов, Прямой доступ в память и при дешифрации микропроцессором текущего кода команд.-Состояние микропроцессора определяется анализаторами, адрес регенерации формируется счетчиком . Использование устройства в вычислительной системе позволяет повысить ее производительность за счет исключения специальных остановов микропроцессора для регенерагдаи, 2 3.п. ф-лы, 5 ил. О iS (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (g1) 4 С 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н А ВТОРСК0МУ СВИДЕТЕЛЬСТВУ (21) 3726252/24-24 (22) 10.04.84 (46) 23.07.86. Бюл. № 27 (71) Одесский ордена Трудового Красного Знамени политехнический институт (72) Мирослав Ланг (CS) и В.С.Ситников (53) 681.327 (088,8) (56) Авторское свидетельство СССР

¹ 951389, кл. G 11 С 7/00, 1982, Авторское свидетельство СССР № 942137, кл. G 11 С 7/00, 1982. (54) УСТРОЙСТВО ДЛЯ РЕГЕНЕРАЦИИ

ИНФОРМАЦИИ В БЛОКАХ ПАМЯТИ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и может быть исполь- . зовано в оперативных запоминающих устройствах динамического типа, Цель изобретения — повьппение быстро действия устройства. Устройство содержит первый и второй анализаторы текущего состояния микропроцессора, первый и второй блоки местного управления, первый и втор и формирователи импульсов, счетчик и мультиплексор. Работа устройства заключается в том, что регенерация информации производится в моменты простоя микропроцессора в режимах выполнения команд "Ожидание", "Останов", Прямой доступ в память и при де-. шифрации микропроцессором текущего кода команд.. Состояние микропроцессора определяется анализаторами, адрес регенерации формируется счетчиком. Использование устройства в вычислительной системе позволяет повы сить ее производительность за счет исключения специальных остановов микропроцессора для регенерации.

2 з,п. ф-лы, 5 ил.

1246135

Изобретение относится к вычислительной технике и может быть использовано в динамических оперативных запоминающих устройствах (ДОЗУ).

Цель изобретения — повышение быстродействия устройства °

На фиг.1 изображена структурная схема устройства для регенерации информации в блоках памяти микропроцессорной системы; на фиг. 2-5 структурные схемы первого (фиг.2) и второго (фиг,3) анализаторов текущего состояния микропроцессора и первого (фиг,4) и второго (фиг.5) блоков местного управления.

Устройство содержит (фиг.1) и е рвый 1 и второй 2 анализаторы текущего состояния микропроцессора, первый блок 3 местного управления, первый формирователь 4 импульсов, счетчик 5, мультиплексор 6, второй блок 7 местного управления, второй формирователь 8 импульсов

Первый анализатор 1 (фиг.2) содержит элемент И 9, первый элемент

И-НЕ 10, первый элемент НЕ 11, второй элемент И-НЕ !2, второй элемент

НЕ 13, ограничительный элемент в виде резистора !4, накопительный элемент в виде конденсатора 15, триггеры 16-18 с первого по третий.

Выводы резистора 14 и конденсатора

15 подключены соответственно к шине 19 питания и шине 20 нулевого потенциала.

Второй. анализатор 2 (фиг.3) содержит элемент И-ИЛИ-НЕ 21, триггер 22, ограничительный элемент в виде резистора 23,элемент ИЛИ 24, первый

25 и второй 26 блоки задержки, накопительный элемент в виде конденсатора 27, элемент И 28 °

Первый блок 3 местного управления (фиг.4) содержит формирователи

29-33 импульсов, элементы HE 34-40, элементы ИСКДОЧА1ОЩЕЕ ИЛИ 41-42, элементы И и И-НЕ 43-51, элементы

И-IUIH-НЕ 52, элементы ИЛИ 53 и 54 триггеры 55-57, дешифратор 58, элементы 59-65 задержки.

Второй блок 7 местного управления содержит (фиг,5) элемент И-ИЛИНЕ 66, элемент НЕ 67, ограничительный элемент в ниде резистора 68 и накопительный элемент в ниде конденсатора 69.

Устройство работает следующим образом.

Регенерация информации в ДОЗУ производится в моменты простоя микропроцессора в режимах выполнения команд Ожидание", "Останов", нПрямой доступ в памятьн (II/II") и при дешифрации микропроцессором текущего кода команды. В режиме ПДП" и при дешифрации микропроцессором текущего кода команды регенерируется одна строка одновременно во всех страницах ДОЗУ, в режимах "Ожидание" и "Останов" регенерируется п1 строк всех страниц ДОЗУ, причем число строк регенерации кратно длительности s -го простоя микропроцессора в этих режимах.

Обращение к дозу для обмена осуществляется подачей кода адреса строки на вход мультиплексора 6, а также сигнала "Обращение к памяти на вход блока 3, формирующего сигналы управления памятью. Адрес столбца поступает непосредственно на входы адреса столбца элементов ДОЗУ (не показаны).

В момент дешифрации текущего кода команды и в периоды простоя микропроцессора (не показан), вызванных режимами Ожидание" и Останов", устройство осуществляет регенерацию ДОЗУ, Считывая первое слово из ДОЗУ, микропроцессор осуществляет дешифрацию кода текущей команды. При этом микропроцессор на несколько тактов отключается от системных шин и на

5

1О

35 внутренних структурах осуществляет дешифрацию кода команды. Этот цикл всегда присутствует в командах микропроцессора и, следовательно, в тактах дешифрации текущего кода команды можно осуществить регенерацию некоторого количества строк ДОЗУ.

Количество регенерируемых строк определяется временем регенерации одной строки и временем дешифрации кода команды. Первый анализатор 1 служит для определения цикла считывания слова команды и момента дешифрации кода команды на внутренних структурах.

В ходе выполнения программы режимы Ожидание и Останов останави It 11 t1 ливают процессор на некоторое время, которое также используется для регенерации ДОЗУ. Второй анализатор 2 используется для регенерации строки ДОЗУ во время между выдачей адре124б135 са из процессора и самим обращением к ДОЗУ.

Формирователь 8 формирует импульс, сигнализирующий второму анализатору 2 о том, что идет регенерация.

Формирователь 4 формирует счетные импульсы, поступающие на счетный вход счетчика 5. Счетчик 5 выдает адрес строки регенерации, которая через мультиплексор 6 поступает на элементы ДОЗУ, а затем формирует новый адрес строки.

Блок 3 местного управления при обмене с ДОЗУ формирует сигналы

° управления обменом, Формула изобретения

1, Устройство для регенерации информации в блоках памяти микропро-. цессорной системы, содержащее счетчик, первый блок местного управления, первый формирователь импульсов и мультиплексор, выход которого является адресным выходом устройства, первый вход — первым адресным входом устройства, второй вход мультиплексора подключен к выходу счетчика, выход первого блока местного управления подключен к управляющему входу мультиплексора и является управляющим выходом устройства, вторым адресным и управляющим входами которого являются соответственно первый и второй входы первого блока местного управления, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены первый и второй анализаторы текущего состояния мик- 40 ропроцессора, второй формирователь импульсов и второй блок местного управления, выход которого подключен к входу второго формирователя и импульсов, третьему входу первого 45 блока местного управления, одному из входов счетчика и входу первого формирователя импульсов, выход которого соединен с другим входом счетчика, выходы второго блока местного 50 управления подключены к выходам анализаторов текущего состояния микропроцессора, первые входы подключены к управляющему входу устройства, второй вход первого анализа- 55 ,тора текущего состояния -микропроцес.сора является информационным входом устройства, второй и третий входы второго анализатора текущего состояния микропроцессора соединены соответственно с вторым адресным входом устройства и выходом второго формирователя импульсов.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что первый анализатор текущего состояния микропроцессора содержит триггеры, элементы HE элемент И, элементы

И-НЕ, ограничительный элемент в виде резистора, и накопительный элемент в виде конденсатора, причем выход элемента И подключен к входу синхронизации первого триггера, прямой выход которого соединен с информационным входом второго триггера, прямой выход которого подключен к информационному входу третьего триггера, прямой выход которого подключен к первому входу первого элемента И-НЕ, выход которого соединен с входам>; асинхронной установки в "O" триггеров, выход первого элемента HE подключен к первому входу второго элемента И-НЕ, второй вход которого соединен с инверсным выходом третьего триггера, прямой выход которого является выходом анализатора, выход второго элемента И-НЕ соединен с входом второго элемента НЕ, выход которого подключен к входу синхронизации третьего триггера, вход асинхронной установки в "1" которого соединен с одним из выводов резистора и конденсатора> другие выводы которых подключены соответственно к шине питания и шине нулевого потенциала, информационный вход первого триггера, первый вход элемента И, вторые входы элемента И и первого элемента

И-НЕ и третий вход второго элемента

И-НЕ, вход первого элемента НЕ и вход синхронизации второго триггера являются входами анализатора.

3. Устройство по п.1 о т л ив ч а ю щ е е с я тем, что, второй анализатор текущего состояния микропроцессора содержит элемент ИЛИ, элемент. И, блоки задержки, триггер, элемент И-ИЛИ-НЕ, ограничительный элемент в виде резистора и накопительный элемент в виде конденсатора, причем один из входов элемента И-ИЛИНЕ подключены соответственно к выходам первого блока задержки и элемента И, а выход соединен с входом

1246135 асинхронной установки в 1 триг1I 1l гера, прямой выход которого соединен с входом второго блока заде ржки и является выходом анализатора, выход второго блока задержки соединен с входом синхронизации триггера, вход асинхронной установки в " 0" которого подключен к одним из выводов ре зис т ора и конденсатора, другие выводы которых подключены соответственно к шине питания и шине нулевого потенциала, инверсный выход триггера соединен с его информационным входом, первый вход элемента И подключен к выходу элемента ИЛИ, вход первого блока задержки, входы элемента

ИЛИ, второй вход элемента И и другие входы элемента И- ИЛИ -НЕ

1О являются входами анализато— ра.! 2Л6! 35 (Риг. 9

1246135

Составитель В,Рудаков

Редактор В.Иванова Техред В.Кадар

Корректор М.Максимип инед

Заказ 4006/44 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д,4/5

Производственно-полиграфическое предприятие, г,ужгород, ул.Проектная,4