Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано для построения надежных запоминающих устройств. Цель изобретения - повьппение надежности устройства . Устройство содержит основные и резервный накопители, блоки анализа данных по числу информационных разрядов основных накопителей, регистры данных, регистр адреса, блок свертки по модулю два, блок управления и элементы И. Принцип работы устройства основан на учете ординарности потока отказов в запоминакяцем устройстве. Устройство обнаруживает любой одиночный отказ по одиночной ошибке в выходном слове и подключает на место отказавшего разряда первого основного накопителя исправный разряд резервного накопителя . После замены отказавшего разряда устройство снова способно к исправлению одиночной ошибки, появившейся в другом разряде, 1 з.п. ф-лы, 3 ил. § СП С

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 6 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3789599/24-24 (22) 13.09.84 (46) 15.08.86. Бюл. II- 30 (72) IO.A. Курочкин, А.С. Смирнов

И А.М. Шубин (53) 68!.327(088.8) (56) Авторское свидетельство СССР

У 720539, кл. Г II С 29/00, 1978.

Авторское свидетельство СССР

Ф 879655, кл. G ll С 29/00, 1980. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано для построения надежных запоминающих устройств. Цель изобретения — повышение надежности устройства. Устройство содержит основ„„SU 1251186 А 1 ные и резервный накопители, блоки анализа данных по числу информационных разрядов основных накопителей, регистры данных, регистр адреса, блок свертки по модулю два, блок управления и элементы И. Принцип работы устройства основан на учете ординарности потока отказов в запоминаюшем устройстве. Устройство обнаруживает любой одиночный отказ по одиночной ошибке в выходном слове и подключает на место отказавшего разряда первого основного накопителя исправный разряд резервного накопителя. После замены отказавшего разряда устройство снова способно к исправлению одиночной ошибки, появившейся в другом разряде. 1 з.п. ф-лы, 3 ил.

1251186

Изобретение относится к выч»яслительной технике и может бь1ть испальзов ано для построения надежных s ano— минающих устройств.

Цель изобретения — повышение надежности устройства.

На фиг. 1 приведена функциональная схема устройства;, на фиг. 2 функциональная схема псдблака конт-. роля и коммутации; на фиг. 3 — функ- !О циональная схема блока управления.

Устройство содержит (фиг. !) первый основной накопитель 1„ резер.зный накопитель 2, второй основной накопитель 3, блоки 4<-4.„,, анализа !5 данных (n — число информационных разрядов накопителей 1 : 3),регистр

5 адреса, регистры 6 и 7 данных, блок 8 свертки по модулю два, первый элемент И 9, блок 10 управления, >J второй 11 и третий 12 элементы И, На фиг. 1 обозначены также выход

13 накопителя 3, выходы !4 и 15 блока 10, выходы 16 и 17 элементов

И 9 и ll соответственно„ выходы 1820 блоков 4, выход 21 элемента И 12, выходы 22 и 23 регистров 6 и 7, выход

24 блока 8, выход 25 блока 10„ входы

26-29 блока 10, выходы 30 и 31 блока

10, информационный и адресный входы >0

32 и 33 устройства соответственна.

Каждый блок 4 (фиг. 2) содержит дополнительный блок 34 свер-.êè по модулю два, первый 35 и второй 36 элементы И-НЕ, первый 37 и второй

38 D-триггеры, четвертый 39 и пятый

40 элементы И, элемент ИЛИ 41„ третий элемент И-НЕ 42, а также первый

43 и второй 44 элементы индикации для указания вьгходав накопителей 1 б и 2.

Блок 10 управления (фиг. 3) содержит генератор 45 опорной чясroòb., элемент ИЛИ 46, генератор 47 одиночных импульсов, D-триггер 48„ элемент

И 49, элемент НЕ 50, элемент ИЛИ 51,. регистр 52 сдвига, элемент ИЛИ 53, регистр 54 сдвига, элемент HE 55, элемент И 56 элементы К М 57 и 58, 5а элемент И 59, элемент ИЛИ-НЕ 60, элемент ИЛИ 61, элементы НЕ 62 и 63, регистр 64 сдвига, генератор 65 одиночных импульсов, элемент И бб, элемент ИЛИ 67, элемент ИЛИ-НЕ 68, элемент HE 69, D-триггеры 70 и 71, элемент ИЛИ-НЕ 72, элементы И 73 и 74 и элемент ИЛИ 75.

Принцип рабаты устройства основан на учете ординарности потока отказов в запоминающем устройстве и состоит в следующем.

Устройство обнаруживает любой одиночный отказ пс одиночной ошибке в вь»хсднсм слове и подключает на место отказавшего ря".ряда первого основного накопителя исправный рязряц резервного накопителя. После замены отказавшего разряда устройства снова сгособна к исправлению одиночной ошибки, появившейся з другом разряде.

Процесс коррекции ошибок продолжается дс тех пор, пока не откажут адноименнь»е разряды накопителей 1 и 2 в одHoH =.oíå памяти. Размер зоны памяти, па которой производится независимая коммутация разрядов, определяется емкостью второго асновного накопителя. Наиболее целесообразно выбрать размер зоны равным размеру страницы памяти. Управление коммутацией и фиксацию отказов осуществляет блок анализа данных. Накопитель 3 служит для хранения состояния данного блока.

При обращении к опрецеленной зоне памяти старшие разряды кода адреса поступают на накопитель 3 и обеспечивают установку блока 4 в нужное состояние, Если состояние блока изменяется из-зя возникшего отказа, новае состояние заносится в накопитель

3. Наряду с контролем выходов накопителя Устройства ведет контроль выходов накопителя 2, ч-. та защищает ат подключения неисправнога разряда этогo накопителя к выходу устройстУ трайства требует дополни ельнсе время на анализ ошибок kI коммутацию разрядов тс ька в момен- первого обнаружения отказа, Р дальнейшем при обращении к отказавшему адресу потери времени на контроль существенна сакрящаютсл,. ц> с р и у л а и з а б р е т е н и я

1. Запоминающее устройство с сама контролем,. садер кащее блок управления. основные и резервный накопители, регистр адреса., регистры данных, блок свертки. па модулю два, причем адресные входы первого основного и резервного накопителей подключены к выходу регистра адреса, информационные выходы — к гервым входам

I 251186

N 278f29503f регистров данных, Вторые входы которых являются информационным Входом устройства, адресные входы вто— рого основного накопителя соединены с одними из выходов регистра адреса, информационные входы первого основного и резервного накопителей подключены к выходам регистров данных, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности уст- 10 ройства, в него Введены бпоки анализа данных, элементы И с первого по третий, причем первые и вторые информационные входы блоков анализа данных подключены к выходам регист-. 15 ров данных, первые и вторые управляющие входы — к одним из выходов блока управления, информационные выходы блоков анализа цанных являются информационными выходами устройства, третьи управляющие входы блоков анализа данных подключены к выхоцам второго основного накопителя, информационные выходы блоков анализа данных -соединены с входа- 25 ми блока свертки по модулю два, прямой выход которого соединен с первым входом первого элемента И и одним из входов блока управления, а инверсный ВыхОд с первым Входом ВТОрсГО 3Q элемента И, вторые входы первого и второго элементов И подключены к другому выходу блока управления, а выходы — к четвертому и пятому входам блоков анализа данных, выходы состояния и контроля блоков анализа данных подключены соответственно к информационным входам второго основного накопителя и к входам третьего

/ элемента И, Выход которого соединен с другим входом блока управления.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что каждый блок анализа данных содержит дополнительHblH блок свертки по модулю два, четВертый и пятый элементы И, элемент

ИЛИ, элементы И-HF., D-триггеры и элементы индикации, причем входы элемента ИЛИ подключены к вь ходам четвертого и пятого элементов И, выход дополнительного блока свертки по модулю два подключен к первым входам элементов И-НЕ, выходы первого и второго элементов И-НЕ соединены с R-входами первого и второго триггеров соЪ ответственно, прямой выход первого

D-триггера соединен с первым входом четвертого элемента И, вторым входом третьего элемента И-НЕ и с третьим входом второго элемента И-НЕ, а инверсный выход — с первым входом пятого элемента И и входом первого элемента индикации, прямой выход второго

D-триггера соединен с третьими входами первого и третьего элементов И-НЕ, а инверсный выход — с входом второго элемента индикации, прямые выходы

D-триггеров, выход третьего элемента И-НЕ и выход элемента ИЛИ являются выходами блока, входами котороГо являются второй вход четвертого элемента И и первый вход дополнительного блока свертки по модулю два, вторые входы пятого элемента И и дополнительного блока свертки но модулю два, вторые входы первого и второго элементов И-HE D-, С-, и S-входы

D-триггеров.

1251186

20,)

19

f5

Составитель В, Рудаков

Редактор А.Огар Техред И.Гайдоа Корректор М. Максимитинец

Заказ 4419/51 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4