Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может найти применение при построении оперативных запоминающих устройств. Целью изобретения является повьппение надежности устройства. Устройство содержит формирователь контрольных сигналов , блок управления, формирователь сигналов ошибки, регистр адреса , блок свертки по модулю два, блок контроля, блок коррекции, первый и второй коммутаторы, накопитель, адресные , управляющие информационные входы и выходы. Поставленная цель достигается введением формирователя сигналов ошибки и блока свертки по модулю два и соответствующими связями этих блоков с известными блоками устройства. 5 ил. с $ (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

{19) (И) (51)4 С 11 С 29 00

C ll, г. ф г

",Я (ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21)3824400/24-24 (22) 10,12,84 (46) 07.08.86, Вюп. Р 29 (72) В.В.Слюсарь (53) 681.327(088,8) (56) Селлерс Ф. Методы обнаружения ошибок в работе ЭЦВМ. — М.: Мир, 1972, с. 293-295.

Авторское свидетельство СССР

В 1083234, кл. G 11 С 29/00, 1982, (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычис% лительной технике и может найти применение при построении оперативных запоминающих устройств. Целью изобретения является повышение надежности устройства. Устройство содержит формирователь контрольных сигналов, блок управления, формирователь сигналов ошибки, регистр адреса, блок свертки по модулю два, блок контроля, блок коррекции, первый и второй коммутаторы, накопитель, адресные, управляющие информационные входы и выходы. Поставленная цель достигается введением формирователя сигналов ошибки и блока свертки по модулю два и соответствующими связями этих блоков с известными блоками устройства. 5 ил.

)249590

Изобретение относится к вычислительной технике и может найти приме нение при построении оперативных запоминающих устройств (ОЗУ).

Цель изобретения — повышение надежности устройства.

На фиг. 1 приведена функциональная схема устройства, на фиг. 2 схема блока управления; на фиг. 3 схема блока контроля; на фиг. 4— схема блока свертки по модулю два, на фиг, 5 — схема первого коммутатора.

Устройство содержит адресные 1, управляющий 2, информационные З,и второй управляющий 4 входы, выходы

5-1 и 5-2, формирователь 6 контрольных сигналов, блок 7 управления, формирователь 8 сигналов ошибки, регистр 9 адреса, блок 10 свертки по модулю два, блок 11 контроля, блок

12 коррекции, первый 13 и второй 14 коммутаторы и накопитель 15.

Формирователь 6 контрольных разрядов представляет собой блок элементов свертки по модулю два, пред— назначен для формирования дополнительных контрольных разрядов с использованием, например, матрицы кода Хэмминга и может быть реализован на интегральных микросхемах ИМС

Блок 7 управления (фиг. 2) содержит дешифратор 16 элементы НЕ 17 и 18> генератор 19, элементы И 2023 и триггер 24„ предназначен пля формирования управляющих сигналов, синхронизирующих работу узлов устройства.

Формирователь 8 сигналов ошибки содержит регистр 25 сдвига с параллельной записью и элемент И 26, Регистр 9 адреса предназначен для хранения кода адреса, при чтении по которому данных с накопителя 15 происходит сбой.

Блок 10 свертки по модулю два (фиг. 4) выполнен на элементах ИСКЛЮЧА10ЩЕЕ ИЛИ.

Блок 11 контроля (фиг, 3), содержащий формирователь 27 синдромов, элемент НЕ 28, свертку 29 по модулю два, дешифратор 30 номера корректирующего разряда, элементы И 31, НЕ 32, И 33 и ИЛИ 34, предназначен для анализа считанной из накопителя

15 информации и формирования сигналов с ошибок.

5 !

О

Блок 12 коррекции предназначен для исправления тех разрядов данных, в которых обнаружены ошибки, и представляет собой блок сверток по модулю два.

Коммутатор 13 (фиг. 5) предназначен для формирования истинных либо и инверсных значений основных и контрольных разрядов данных, Коммутатор

14 предназначен для формирования на выходе устройства откорректированного кода данных либо при наличии сбоев кода адреса сбойной ячейки контролируемой памяти, Накопитель 15 предназначен для временного хранения кода данных.

Перед началом работы устройство устанавливается в начальное состояние, Установка осуществляется программно или оператором по цепи 4.

В начальном состоянии на выходах регистра 25 формирователя 8 сигналов ошибки устанавливается уровень

"Лог. 0" и устройство готово к работе в штатном режиме, Устройство работает следующим образом.

Информационные разряды даннь1х поступают с информационной входной шины 3 на входы формирователя 6 контрольных сигналов, формирователя 8 сигнала ошибки, блока 10 свертки по модулю два и коммутатора 13. На выходе Жовмиоовател 6 формиоу тся используя матрицу кода Хэмминга, дополнительные контрольные разряды которые поступают затем на блоки

8, 10 и 13. Таким образом, на выхо-. дах коммутатора 13 присутствуют сигналы с информационной шины 3 и с выхода формирователя 6, Количество разря дов сдвигового регистра 25 формирователя 8 сигналов ошибки соответствует числу основных (информационных) и дополнительных (контрольных) разрядов данных, поступающих на его вход.

Количество ИИС блока 10 свертки по модулю два и коммутатора 14 соответствует числу разрядов сдвигового регистра 25.

С выхода коммутатора 13 основные и контрольные разряды данных поступают на вход накопителя 15, запись в последний осуществляется по признаку "Запись", который выставляется процессором на шине 2, При этом на

1249590 шине 1 адреса процессор выставляет код адреса ячейки накопителя 15.

В режиме чтения блок 11 контроля анализирует записанные в накопитель

15 информационные и контрольные разряды данных. При обнаружении однократной ошибки блок 12 коррекции инвертирует искаженный, разряд. С выхода блока 12 коррекции через коммутатор 14 данные поступают на информа- !О ционные выходы 5 устройства, Если количество искаженных разрядов данных, поступающих на блок 11 контроля превышает корректирующие возможности кода Хэмминга, на одном из !5 выходов блока 11 формируется сигнал

"Ошибка" с уровнем "Лог. 0", посту— пающий на блок 7 управления. В последнем сигнал "Ошибка" инвертируется элементом НЕ 18 и поступает на 20 первый вход элемента И 23, на второй вход которого поступает тактовая частота с местного генератора 19.

Далее сигнал "Ошибка" с выхода блока 7 поступает на синхронизирующий 25 вход регистра 9 адреса, при этом производится запись кода адреса сбойной ячейки по другому входу регистра 9 с шины 1 адреса. По сигналу, поступающему с выхода дешифратора 16 блока 7 управления, сигнал с выхода регистра 9 через коммутатор 14 подключается к выходной шине 5. Этот сигнал формируется при выставлении процессором на шину 1 адреса кода подо 35 ключения1 который является адресом одной из ячеек накопителя 15 из общего поля адресов доступных процес-! сору.

При проведении диагностики узлов 40

ОЗУ имитируется однократная ошибка.

Для нанесения однократной ошибки в данные, которые заносятся в накопитель

15,процессор выставляет код вида 00...

01 на шину 3 данных и код адреса за- 4g писи на шину 1 адреса, который является адресом одной из ячеек накопителя 15 из общего поля адресов, доступньгх процессору. Код адреса записи формирует на втором выходе де- g!! шифратора 16 блока 7 управления сигнал "Лог. 1".

При наличии признака иЗапись" на шине 2 управления с второго выхода блока 7 управления поступает сигнал на третий вхоД формирователя 6. При этом в регистр 25 сдвига формирователя 8 записывается код данных,,поступающий с информационной шины 3, и блокируется работа формирователя 6, на выходах которого формируется уровень "Лог. 0". На выходе регистра

25 формирователя 8 формируется код нида 00...01. Этот код, имеющий "1" н нулевом разряде данных, указывает, что при обращении к накопителю по вполне определенному адресу в режиме записи, нулевой разряд данных инвертируется.

Код адреса ячейки накопителя выбирается из условия максимального числа обращений к ней программы процессора. Например, при использовании

ОЗУ н аппаратуре, предназначенной для построения центров коммутации сообщений, таким кодом адреса может быть адрес одной из буферных ячеек накопителя. Обычно буферная зона накопителя занимает объем в 32-64 ячейки и при средней длине сообщения 300400 знаков код адреса ячейки буферной зоны даже при приеме одного сообщения формируется несколько раэ.

Пусть код адреса ячейки накопителя имеет вид !010...10. При обращении процессора к ячейке с таким кодом адреса в режиме записи на четвертом вьжоде дешифратора 16 блока 7 управления формируется сигнал, который поступает на первый вход формирователя 8 сигналов ошибки, разрешая прохождение сигналов с регистра 25 через элемент И 26 на входы коммутатора 13 и блока 10.

ИМС блока 10 свертки по модулю два (фиг. 4) инвертируют нулевой разряд кода, поступающего с информационной шины 3, под действием "1" присутствующей н нулевом разряде кода, поступающего на блок 10 с ныхода формирователя 8. Сигнал с выхода блока

10 свертки по модулю два поступает на входы ИМС коммутатора 13. В результате н накопитель 15.- в ячейку с адресом 1010...10 записывается код данных с искаженным нулевым разрядом.

Признак Запись", поступающий на управляющий вход 2 устройства, является синхронизирующим. При снятии этого признака по заднему фронту сигнала, сформированного на пятом выходе блока 7 управления, сдвиговый регистр 25 формирователя 8 сигнала ошибки продвигает "1" из нулевого в первый разряд. Вследствие этого при следующем обращении к накопителю 15

1249590

ИМС блока 10 свертки по модулю два инвертируют первый разряд кода.

При .чтении информации буферной области накопителя 15 на шестом выходе блока 7 управления формируется сигнал с уровнем "JIoI . О", который поступает на четвертый вход блока

11 контроля. При анализе сбойного слова данных на выходе формирователя 10

27 блока ll появляется код адреса сбойного разряда, а свертка 29 по модулю два зафиксирует наличие одиночного сбоя. Правильность работы элементов 27 и 29 блока 11 анализирует- 15 ся по сигналу с уровнем "Лог. 1" на одном иэ входов элемента И 33 блока

11. Если в момент анализа на выходе элемента И 33 блока 11 появляется сигнал с уровнем "Лог. О", то по ныход- 20 ной цепи 2 в процессор поступает сигнал "Ошибка".

Затем точно также проверяется реакция блока 11.контроля на искажение второго и последующих разрядов кода данных.

После носьми циклов запись/чтение при по-байтовой организации, поступающей на шину 3 информации, будет проверена реакция узлов ОЗУ на искажение 30 основных разрядов данных.

Затем анализируются реакция узлов

ОЗУ на искажение дополнительных (контрольных ) разрядов.

Если исправляющая способность кода равна единице, то такой контроль, который проводится в.процессе функционирования ОЗУ, можно считать достаточным для проверки его узлов, При записи н регистре 25 формиро- 40 вателя 8 сигналов ошибки кода, н котором присутствует две "1", диагностируются двойные сбои. Эти "1" могут быть записаны н любые разряды регистра. Диагностика на обнаружение двойных сбоев проводится но время отсутствия информации в канале связи, к которому относится область буферной зоны накопителя. Это может быть, например, время между получением ком-50 бинации "Конец текста" "КТ" на принимаемое сообщение и до установления нового соединения. Поэтому процессор не реагирует на искаженный байт данных, считанный из накопителя 15, 55

В процессе диагностики процессор проверяет функционирование второго коммутатора 14, регистра 9 адреса, блока 7 управления и блока 11 контроля, Функционирование этих узлов проверяется по коду адреса блокировки, выставленному процессором. Блокировке подвергается элемент 29 блока ll. При этом в регистр 9 апреса заносится код адреса ячейки ОЗУ, имеющей сбойную информацию, а по входной цепи 5-2 процессор информируется о наличии некорректируемой ошибки. По этому сигналу процессор начинает анализировать сбойную информацию, которая поступает с регистра 9 через коммутатор 14 на выходную цепь 5-1 устройства.

Формула изобретения

Запоминающее устройство с самоконтролем, содержащее формирователь контрольных сигналов. регистр адреса. блок контроля, накопитель, блок коррекции, первый и второй коммутаторы, блок управления, перный и второй входы которого подключены к первому -и второму входам накопителя и являются адресным и первым управляющим входами устройства, информационным входом которого является первый вход формирователя контрольных сигналов, выход которого соединен с первым входом первого коммутатора, выход которого подключен к третьему входу наКопителя, первый выход блока контроля соединен с одним входом блока коррекции, выход которого подключен к первому входу второго ком мутатора, выход которого и второй выход блока контроля являются выходами устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения надежности, в него введены формирователь сигналов ошибки и блок свертки по модулю два, входы которого подключены к выходу формирователя сигналов ошибки, выходу и первому входу формирователя контрольных сигналов, выход блока свертки по модулю два соединен с вторым входом первого коммутатора, третий и четвертый входы которого подключены соответственно к выходу формиронателя сигналов ошибки и к первому входу формирователя контрольных сигналон, выходы накопителя соединены с первым и вторым входами блока контроля, третий выход которого подключен к! 249590

Фиг 2 третьему входу блока управления,другой вход блока коррекции соединен с одним иэ выходов накопителя, выходы блока управления подключены соответственно к второму входу второго коммутатора, первому входу регистра адреса, третьему и четвертому входам блока контроля, первому, второму и третьему входам формирователя сигналов ошибки, четвертый вход которого соединен с выходом формирователя контрольных сигналов, второй вход которого подключен к третьему входу формирователя сигналов ошибки, пятый вход которого соединен с первым входом формирователя контрольных сигналов, четвертый вход блока управления подключен к шестому входу формирователя сигналов ошибки и является вторым управляющим входом устройства, 10 первый вход накопителя соединен с вторым входом регистра адреса, выход которого подключен к третьему входу второго коммутатора.!

249590

1249590!

1 t

l !

Составитель О,Кулаков

Редактор И,Дербак Техред О.Гортвай Корректор С.Черни

Заказ 4333/53

Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4