Устройство для суммирования последовательных кодов

 

Изобретение предназначено для использования в решающих блоках цифровых интегрирующих структур (ЦИС), а также может быть использовано в процессорах цифровых вычислительных машин. В отличие от известных устройств предложенное позволяет произ-, водить обработку, чисел в обратном двоичном коде старшими разрядами вперед , затрачивая на суммирование столько же времени, что при суммировании в дополнительных кодах, в то время чкак при суммировании младшими разрядами вперед время суммирования в обратном коде за счет циклического переноса в 2 раза больше, чем вдопол- .нительном коде. А так как обработка старшими разрядами вперед дает к тому же возможность вьщелять приращения задолго до окончания процесса вычислений и тем самым позволяет организовать обмен информацией параллельно процессу вычислений, то в результате предлагаемый сумматор, оперирующий с обратными кодами, позволяет повысить быстродействие ЦЙС в 2,5 раза при затратах оборудования в 1,3 раза меньших, чем при использовании дополнительного кода. Положительный эффект достигается введением четвертого злемента И и второго элемента ИЛИ. 1 ил. g СЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„12544 (50 4 G 06 F 7/50.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3794870/24-24 (22) 29.09.84 (46) 30.08.86. Бюл. Р 32 . (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) Н.И.Ганзевич и И.M.Êðèâîðó÷êo (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

У 1149248, кл. G 06 F 7/50, 1983.

Соловьев Г.Н. Арифметические устройства ЭВИ. М.: Энергия, 1978, с. 137, рис. 5-16а. (54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ

ПОСЛЕДОВАТЕЛЬНЫХ КОДОВ (57) Изобретение предназначено для использования в решающих блоках цифровых интегрпрующих структур (ЦИС), а также может быть использовано в процессорах цифровых вычислительных машин. В отличие от известных устройств предложенное позволяет произ-, водить обработку чисел в обратном двоичном коде старшими разрядами вперед, затрачивая на суммирование столь ко же времени, что при суммировании в дополнительных кодах, в то время ,как при суммировании младшими разрядами вперед время суммирования в обратНом коде за счет циклического переноса в 2 раза больше, чем в допол,нительном коде. А так как обработка старшими разрядами вперед дает к тому же возможность выделять приращения задолго до окончания процесса вычислений и тем самым позволяет организовать обмен информацией параллельно процессу вычислений, то в результате предлагаемый сумматор, оперирующий с обратными кодами, позволяет повысить быстродействие ЦИС в 2,5 раза при затратах оборудования в 1,3 раза меньших, чем при использовании дополнительного кода, Положительный эффект достигается введением четвертого элемента И и второго элемента ИЛИ.

1 ил.

1254472 2

30 каждом разряде регистра 10 сдвига соединен с тактовой шиной 20, Входы четвертого элемента И 8 и второго элемента НЕ 9 подключены к шине 21.

Выход суммы одноразрядного сумматора

2 и выход второго элемента ИЛИ 7 сое— динены соответственно с выходом 22 суммы и выходом 23 переноса.

Устройство работает следующим образом.

Изобретение относится к вычислительной технике и.предназначено для использования в решающих блоках цифровых интегрирующих структур, а также может быть использовано в процессорах цифровых вычислительных машин °

Целью изобретения является повышение быстродействия.

На чертеже представлена функциональная схема устройства.

Устройство содержит первый элемент

И 1, одноразрядный сумматор 2, второй элемент И 3, первый элемент НЕ 4, г первый элемент ИЛИ 5, третий элемент

И 6, второй элемент ИЛИ 7, четвертый элемент И 8, второй элемент HE 9, регистр 10 сдвига, содержащий в каждом разряде триггер 11, а в каждом разряде, начиная с второго, содержащий первый элемент И 12, второй элемент

И 13, элемент HE 14, третий элемент

И 15, элемент ИЛИ 16.

Устройство содержит также вход 17 первого операнда, шину 18 разрешения приема, вход 19 второго операнда, тактовую шину 20, шину 21 окончания суммирования, выход 22 суммы и выход, 23 переноса последовательного сумматора.

Выход первого элемента И 1 соединен с первым входом одноразрядного сумматора 2, выход суммы которого соединен с первым вхбдом второго элемента И 3, второй вход которого соединен с выходом первого элемента НЕ

4, а выход соединен с первым входом первого элемента ИЛИ 5, второй вход . которого соединен с выходом третьего элемента И 6. Выход переноса одноразрядного сумматора 2 соединен с первым входом второго элемента ИЛИ 7, второй вход которого соединен с выходом четвертого элемента И 8, а выход второго элемента НЕ 9 соединен с входом первого элемента И 1. Выход первого элемента ИЛИ 5 подключен к Dвходу триггера 11 первого разряда регистра 10 сдвига. В каждом разряде регистра 10 сдвига, начиная с второго, первый вход первого элемента И 12 регистра 10 сдвига соединен с первым входом второго элемента И 13 регистра

10 сдвига и через элемент HE 14 регистра 10 сдвига соединен с первым входом третьего элемента И 15 регистра 10 сдвига. Вторые входы второго элемента И 13 и третьего элемента И

15 регистра 10 сдвига соединены соот10

25 ветственно с инверсным и прямым выходами триггера 11 предыдущего разряда

I регистра 10 сдвига, Выход первого . элемента И 12 регистра 10 сдвига соединен с первым входом первого элемента И 12 регистра 10 сдвига следующего разряда, а второй вход первого элемента И 12 регистра 10 сдвига соединен с вторым входом третьего элемента И

15 регистра 10 сдвига. Выходы второго элемента И 13 и третьего элемента И

15 регистра 10 сдвига соединены с соответствующими входами элемента ИЛИ

16 регистра 10 сдвига, выход которого соединен с D-входом триггера 11 того же разряда регистра !О сдвига. Первый вход первого элемента И 12 второго разряда регистра 10 сдвига соединен с выходом второго элемента ИЛИ 7, Входы первого элемента И 1 и четвертого элемента И 8 соединены с прямым

r выходом триггера 11 n-ro разряда(и-1) — разрядность операндов) регистра 10 сдвига. Первый вход третьего элемента И 6 соединен с входом 17, а второй вход третьего элемента И 6 соединен с входом первого элемента НЕ

4 с шиной 18. Второй вход одноразрядного сумматора 2 соединен с входом

19, а тактовый вход триггера 11 в

Для записи первого слагаемого на вход 18 подается сигнал разрешения приема длительностью и тактов, который откроет элемент И 6, на второй вход которого с входа 17 поступит модифицированный обратный код первого слагаемого старшими разрядами вперед.

В результате этого код первого слагаемого, пройдя через открытый элемент

И 6 и элемент ИЛИ 5, поступит на Dвход триггера 11 первого разряда регистра 10 сдвига и за п тактов занесется в триггеры 11 регистра 10 сдвига, так как при записи первого.слагаемого второе слагаемое на вход 19 не подается и суммирование в сумматоре

2 не производится, а следовательно, на выходе переноса одноразрядного с

72 4 записи на шине 18 исчезает и элемент

И 6 закрывается, а на выходе элемента НЕ .4 появляется единичный сигнал который открывает элемент И 3. Одновременно тактирующие импульсы с шины

20 начинают сдвигать с прямого выхода последнего п-го триггера 11 регистра

10 сдвига через открытый элемент И

1 (на выходе элемента НЕ 9 запирающий сигнал появляется лишь в конце суммирования в и-м такте) на вход одноразрядного сумматора 2 последовательный модифицированный обратный код первого слагаемого старшими разрядами вперед, а на второй вход этого сумматора 2 одновременно начинает поступать с . входа 19 последовательный модифицированный обратный код второго слагаемого старшими разрядами вперед. Одно-; разрядный сумматор 2 начинает в каждом такте суммировать одноименные разряды слагаемых, начиная со старших разрядов, и выдавать соответствующие сигналы на выходы суммы и переноса сумматора 2. При этом, если в суммируемых разрядах хотя бы у одного из слагаемых будет ".0", то в соответствующем такте сигнал на выходе переноса сумматора 2 будет отсутствовать, а значение суммы с выхода суммы сумматора 2 пройдет через открытый элемент И 3 и через элемент ИЛИ 5 и будет записываться в триггер 11 первого . разряда регистра 10 сдвига, и с помощью тактирующих импульсов, поступающих на шину 20, будет сдвигаться в соответствующий разряд.

0

П,„, Самс (D8 D7 D6 D5 D4 D3 D2 D1

2 так

IISkl

Сзмi

-то 0 0 0 0 0 0 О, 3 такт з 12544.сумматора 2 сигнал переноса будет отсутствовать и на выходе элемента И 8, который выделяет при суммировании переполнение за знаковые разряды для коррекции результата суммирования, тоже будет нулевой сигнал, то на выходе элемента ИЛИ 7 будет нулевой сигнал и все элементы И 12 и элементы И 13 в каждом разряде регистра 10 сдвига будут закрыты, а на выходах 10 элементов НЕ 14 регистра 10 сдвига будут единичные сигналы, которые откроют все элементы И 15 в каждом разряде регистра 10 сдвига, объединив тем самым триггеры 11 регистра 10 15 сдвига через открытые элементы И 15 и элементы ИЛИ 16 регистра 10 сдвига в последовательный регистр сдвига и обеспечив тем самым занесение, кода первого слагаемого. При этом стиранием ранее имевшейся информации в этих 1" триггерах 11 регистра 10 сдвига обеспечивается подачей сигнала инверсного сигналу разрешения записи с выхода элемента НЕ 4 на вход элемента И 3. . Коды слагаемых имеют (п-1)-й разряд, причем в первых двух разрядах располагаются знаковые разряды модифицированного обратного кода, а с третьего по (и-1)-й разряд разрешаются число- 30 вые разряды со старшего по младший.

Последний и-й разряд является служебным и служит для временного хранения возникающего при суммировании переполнения за знаковые разряды, которае 5 используется для соответствующей ал-, горитму суммирования в обратных кодах коррекции результата. После записи первого слагаемого сигнал разрешения

-Т О, 0 0 0 0 0 0 0

-ТО 0 0 0 0 0 0 1

Например:

0010001

6 !

1254472

4 такт

РТО 0 0 0 0 0 1 0

5 такт

П Bhat

СВМ<

6 такт

7 такт

П5м!

CSN<

8 такт

Пбм, CSMI

Р-Т 0 0 1 0 1 0 1 0

Р1 Р2 Р3 Р4 Р5 Р6 Р7 Р8

РТО 0 0 0 0 1 0 1

P-T 0 0 0 0 1 0 1 0

P-T 0 0 0 1 0 1 0 1

В приведенном примере использованы следующие обозначения:

П вЂ” значение переноса однораз- ЬМ! 30 рядного сумматора 2 в i-м такте1

С вЂ” значение суммы одноразряд6М1 ного сумматора 2 в i-ом такте;, P-T — результат суммирования в

i-м такте;

D1-D8 — прямые входы триггеров 11 с первого по восьмой регистра 10 сдвига."

Р1-P8 — разряды с первого по восьмой результата.

Последний,.п-й такт (в приведенном примере 8-й такт) используется для устранения возникающего в некоторых 45 случаях переноса за знаковые разряды в получаемом результате суммирования и соответствующий алгоритму суммирования в обратных кодах коррекции . этого результата (в приведейном примере такой перенос отсутствует).

Если же a i-х разрядах обоих слагаемых находятся "t" то на выходе переноса сумматора 2 в i-м такте по- >> явится единичный сигнал, который про» йдет через элемент ИЛИ 7 и поступит на входы элемента И 12, элемента И 13 и элемента НЕ 14 второго разряда. регистра 10 сдвига, закрыв тем самым элемент И 15 второго разряда регистра

10 сдвига и открыв элемент И 12 и элемент И 13 второго разряда регистра

10 сдвига, а результат суммы с выхода суммы сумматора 2 поступит на Dвход триггера 11 первого разряда регистра 10 сдвига. При этом, если результат суммирования в (i-1)-м такте равен нулю, то в i-м такте на прямом выходе триггера 11 первого разряда регистра 10 сдвига будет нулевой сигнал и элемент И 12 второго. разряда регистра 10 сдвига будет закрыт, а на инверсном выходе триггера 11 будет единичный сигнал, который пройдет через открытый элемент И 13 и через элемент ИПИ 16 второго разряда регистра 10 сдвига и поступит Hà D-вход триггера 11 второго разряда регистра

10 сдвига. В результате в i-м такте при суммировании двух единиц в триггер 11 первого разряда регистра 10 сдвига запишется результат суммы в

i-м такте, т. е. "0", а в триггер 11 второго разряда регистра 10 сдвига запишется измененный с учетом возникmего в д-м такте переноса результат суммирования (i-1)-го такта, т. е. вместо "0" запишется "1".

Например:

1254472

00,10101

1 такт

2 такт

3 такт

4 такт

5 такт

6 такт

7 такт

П,„, CsM<

О

8 такт

D8 D7 D6 D5 D4 D3 D2 В1

-Т О, 0 О 0 О 0 О О

P-Т 0 О О О О О О О, -ТО 0 0 0 0 0 0 1

P-Т О О О О 0 0 1 О

P-T 0 О О 0 О 1 1 0

PT О О О О 1 1 О 1

-ТО О 0 1 1 0 1 1

-Т 0 О, 1 I О 1 1 О

Р1 Р2 Р3 Р4 Р5 Р6 Р7 Р8

Если же при суммировании в i-м такте в i-x разрядах обоих слагаемых окажутся единицы, и в то же время ре- б зультат суммирования в (i-i)-м такте равен единице, в (i-2)- м такте равен единице, в (i-3)-м такте равен нулю, т. е. триггеры 11 первого и второго разрядов регистра 10 сдвига будут в 55 единичном состоянии, а триггер 11 третьего регистра 10 сдвига — в нулевом состоянии, то в результате суммирования в i-м такте в триггер 11 первого разряда регистра 10 сдвига запи,шется результат суммирования в i-м такте, т. е. "О", в триггер 11 второго разряда регистра 10 сдвига также запишется "О", так как на выходе переноса сумматора 2 будет единичный сигнал, который пройдет через элемент

ИЛИ 7 и закроет элемент И 15 второго разряда регистра 10 сдвига, а на инверсном выходе триггера 11 первого

Например:

00,01010

1 такт D8 D7 D6 D5 D4 D3 D2 D1

P-Т О О О О О О О О

2 такт

P-Т О О О О О О 0 0

3 такт

Р Т О 0 0 0 О О О О

4 такт

PТ0 О О О О О.О 1

5 такт

P-Т О 0 О О О О 1 1

9 1254 разряда регистра 10 сдвига до его переключения в i-м .такте будет нулевой сигнал, так как результат суммирования в (i-1)-м такте ранен единице.

Но в то же время единичный сигнал с прямого выхода триггера 11 первого разряда регистра 10 сдвига до его переключения в i-м такте пройдет через элемент И 12 второго разряда регистра

10 сдвига и закроет элемент И 15 третьего разряда регистра 10 сдвига, а так как триггер 11 второго разряда регистра 10 сдвига до его переключения в i-м такте находится в единичном состоянии (результат суммирования и в (i-2)-м такте был равен единице), то в триггер 11 третьего разряда регистра 10 сдвига в

i-м такте также запишется нуль. А единичный сигнал с прямого выхода триггера 11 второго разряда регистра

10 сдвига пройдет через открытый элемент И 12 третьего разряда регистра

10 сдвига и закроет элемент И 15 чет- . вертого разряда регистра 10 сдвига, rs а откроет элемент И 13 четвертого разряда регистра 10 сдвига; а так как триггер 1 1 третьего разряда регистра

472 10

10 сдвига до его переключения в i-м такте находится в нулевом состоянии, то единичный сигнал с инверсного выхода триггера 11 третьего разряда регистра 10 сдвига пройдет через открытый элемент И 13 и элемент ИЛИ 16 четвертого разряда регистра 10 сдвига на D-вход триггера 11 четвертого разряда регистра 10 сдвига и этот триггер в i-м такте перейдет в единичное состояние. А так как триггер 11 третьего разряда регистра 10 сдвига до его переключения в i-м такте находился в нулевом состоянии, то элемент И

12 четвертого разряда регистра 10 сдвига будет закрыт и распространение сигнала переноса далее прекратится, т. е. на выходах элементов НЕ 14 пятого, шестого и т. д. разрядов регистра 10 сдвига будут единичные сигналы и в триггерах 11 пятого, шестого и т. д. разрядах регистра 10 сдвига просто произойдет перезапись информации из триггера младшего разряда в триггер старшего разряда как в обыч-. ном сдвигающем регистре..12

1254472

6 такт

Пзм, PT 0 0 0 0 1 0 0 0

7 такт

P-T 0 0 0 1 0 0 0 1

8 такт

PT В 0 1 0 0 0 1 0

Р1 Р2 Р3 Р4 Р5 Р6 Р7 РЦ

11,11110

1 такт

2 так

3 такт

-Т

При суммировании отрицательных чисел или отрицательных с положйтельны- ми возникает перенос за знаковые разрады, который фиксируется в дополнительном служебном разряде, стоящем после числовых разрядов перед знаковыми, т. е. если считать, что знако25 вые разряды находятся в первом и втором разрядах результата суммирования, то служебным является и-й разряд. Обнуление служебного разряда производится в конце каждого цикла суммирования подачей сигнала окончания суммирования, совпадающего по времени с n-м тактом, через вход 21 на вход элемента НЕ 9, на выходе которого появляется в п-м такте нулевой сигнал, запрещающий прохождение информа-35 ции в и-м такте на D-вход триггера .;

11 первого разряда регистра 10 сдвига. Одновременно этот сигнап,переполнения используется согласно алгоритма суммирования чисел в обратном коде для коррекции результата суммирования.

С этой целью в и-м такте сигнал окончания суммирования поступает с шины

21 на вход элемента И 8 и разрешает прохождение сигнала переполнения через элементы И 8, ИЛИ 7 на входы элементов И 12, И 13, НЕ 14 второго разряда регистра 10 сдвига. В результате этот сигнал переполнения произведет в п-м такте по аналогии с описанными выше случаями, когда на входы этих элементов И 12, И 13, НЕ 14 через элемент ИЛИ 7 поступал сигнал переноса с выхода переноса одноразрядного сумматора 2, соответствующую алгоритму суммирования в обратных кодах коррекцию результата суммирования.

В качестве примера представим суммирование двух отрицательных чисел..

1254472

4 такт

P-T 0 0 0 1 1 1 0 1

5 такт

P-T 0 0 1 1 1 0 1 1

6 такт

П„

-Т

7 такт

P-T 1 1 1 1 0 0 0 1

П&м!

8 такт

-T1 1 1 0 0 1 0 0

Р1 Р2 РЗ Р4 Р5 Рб Р7 PS ного числа с положительным

1 такт

D8 D7 D6 D5 04 D3 D2 01

-Т О, 0 0 0 0 0 0 1

2 такт

PT 0 0 0 0 0 0 1 1

3 такт

P-T

4 такт

P-T

5 такт

-ТО 0 1 0 0 1 0 0 и пример суммирования отрицательП5

С5„, S <

С5м

IIGlul

Сом

ski

cSNI

5М1 сее<

П <

cga„

11, 11011

00 1 1001

1254472

15 б такт

Пам, С

7 такт

8 такт

-т 0 О, 1 0 1 0 0

Р1 Р2 РЗ Р4 Р5 Р6 Р7 Р8

РT01001001

P-T 1 0 О, 1 0 1 0 0

Результаты суммирования в зависимости от дальнейшего использования

20 либо снимаются с выхода последнего, и-го триггера 11 регистра 10 сдвига через элемент И 1 (при выводе на печать или индикацию и при использовании в качестве промежуточного результата), либо снимаются с выходов 22 и

23 (пфи выделении оцноразрядных приращений для осуществления обмена одноразрядными приращениями между решающими блоками цифровой интегрирующей структуры), либо снимаются параллель30 ным кодом с прямых выходов определенного числа триггеров 11 регистра 10 сдвига, начиная с триггера 11 первого разрчда регистра 10 сдвига (при выполнении обмена между решающими бло- З5 ками многоразрядными приращениями.

В последних двух случаях выделение приращений задолго до окончания суммирования, вследствие обработки старшими разрядами вперед, позволяет производить обмен приращениями между решающими блоками параллельно вычислениям, что значительно сокращает длительность шага интегрирования, Формула изобретения

Устройство для суммирования последовательных кодов, содержащее одноразрядный сумматор, первый и второй

;элементы И и первый элемент ИЛИ, причем вход одного операнда устройства соединен с первым входом одноразрядного сумматора, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия, в него введены третий и четвертый элементы И, второй элемент ИЛИ, два элемента HE и регистр сдвига, содержащий в каждом разряде триггер, а в каждом разряде, начиная с второго, содержащий. три элемента И, элемент ИЛИ и элемент НЕ, причем тактовый вход триггера в каждом разряде регистра сдвига соединен с тактовой шиной устройства, прямой выход триггера и-го разряда регистра сдвига (n-1 — разрядность операндов) соединен с первым входом первого элемента

И, выход которого соединен с вторым входом одноразрядного сумматора, выход суммы которого соединен с первым входом второго элемента И и с выходом суммы устройства, выход второго элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первый вход которого соединен с входом другого операнда устройства, а второй вход соединен с шиной разрешения приема устройства и через первый элемент НŠ— с вторым входом второго элемента И, вЪнсод первого элемента ИЛИ подключен к D-входу триггера первого разряда регистра сдвига, в каждом разряде регистра сдвига, начиная с второго, первый вход первого элемента И данного разряда регистра сдвига соединен с первым входом второго элемента И данного разряда регистра сдвига и через элемент НЕ данного разряда регистра сдвига соединен с первым входом третьего элемента И данного разряда регистра сдвига, вторые входы второго и третьего элементов И данного разряда регистра сдвига соединены соответственно с инверсным и прямым выходами триггера предыдущего разряда регистра сдвига, выход первого элемента И дан54472

12!

Составитель В.Березкин

Техред Л.Сердюкова Корректор Л.Пилипенко

Редактор Н.Слободяник

Заказ 4721/52 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ного регистра сдвига соединен с первым входом первого элемента И следующего разряда регистра сдвига, а второй вход первого элемента И данного разряда регистра сдвига соединен с вторым входом третьего элемента И данного разряда регистра сдвига, выходы второго и третьего элементов И данного разряда регистра сдвига соединены с входами элемента ИЛИ данного разряда регистра сдвига, выход которого соединен с D-входом триггера данного разряда регистра сдвига, первый вход первого элемента И второго разряда регистра сдвига соединен с выходом переноса устройства, второй

18 вход первого элемента И подключен че,рез второй элемент HF. к шине окончания суммирования устройства, первый и второй входы четвертого элемента И соединены соответственно с прямым выходом триггера и-го разряда регистра сдвига и с шиной окончания суммирования устройства, первый и второй входы второго элемента ИЛИ соединены соот-!

О ветственно с выходом -переноса одноразрядного сумматора и с выходом четвертого элемента И, выход второго элемента ИЛИ соединен с первым входом первого элемента

15 И второго разряда регистра сдвига,